我试图在ISE中为virtex 6合成任何简单项目。当我生成综合报告时,没有计算最小周期

问题描述 投票:-4回答:1

我在virtex 6中运行xilinx 14,1的项目。我生成了综合报告。虽然查看我找不到最短期限..请帮忙?

速度等级:-3

最短期限:未找到路径

时钟前的最小输入到达时间:15.397ns

时钟后最大输出所需时间:0.562ns

最大组合路径延迟:未找到路径

需要什么才能自动计算最大频率。

verilog fpga xilinx spartan virtex
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继续通过PAR,运行“分析后置和路由静态时序”,报告底部将为您的PAR设计提供最大频率

可能为时钟添加时间约束以获得良好的度量:“用户约束”>>“创建时序约束”并为时钟设置一些值。

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