假设您有一个使用 4 级管道和二级缓存的处理器。在此处理器中，关键参数值为 4 ns。主缓存和辅助缓存的缓存未命中损失分别为 15 个时钟周期和 20 个时钟周期。指令、数据和二级缓存的未命中率分别为10%、20%和30%。假设 22% 的指令访问内存以进行各种操作。将此处理器的性能与具有相同配置但未实现流水线操作且基于吞吐量性能更好的处理器的性能进行比较。 (((这里主要和次要都考虑数据缓存)))不是指令缓存
在计算辅助的未命中惩罚时，我是否应该不包括指令缓存？
L1I 缓存缺失也可能在 L2 缓存中缺失，因此在计算由于数据加载/存储缓存缺失导致的停顿和由于指令获取缓存缺失导致的停顿时，需要考虑 L2 命中率。
他们没有告诉你当 L1i 和 L1d 缓存在同一个周期中都未命中时会发生什么，是否优先访问 L2 或者 L2 是否是双端口之类的。 虽然我猜想双端口 L2 和 DRAM 的未命中惩罚是平坦的 15 和 20 个周期......
另外，L2 只有 20 个周期错过惩罚？ 这是除了 L1 失误处罚之外的吗？ 否则，这只是 5 个额外的周期进入主内存。 对于时钟速度在 250 MHz 范围内的实际 CPU 来说，这些延迟是否真实并不重要，尽管您确实需要知道它们的含义才能获得期望的答案。