我目前在vivado 2018.3.1工作,我必须为项目进行静态时序分析。为了保持我的进度保存,我创建了一个基本的Test_project来进行实验。在硬件设计方面,我是初学者。有人能告诉我在Test_project中我需要改变什么才能得到结果吗?
我的项目是用VHDL编写的。 Hier是test_project的代码:
entity test_design is
Port (
int0 : in std_logic_vector (3 downto 0);
int1 : in std_logic_vector (3 downto 0);
max : out std_logic_vector(3 downto 0)
);
end test_design;
architecture Behavioral of test_design is
begin
max <= int0 when int0 >= int1 else
int1;
end Behavioral;
当我尝试创建一个Slack直方图(Report> Timing> Create Slack Histogram)时,会弹出一个窗口,说“Slack Histogram Results is Empty”。
时间需要参考点,起点和终点。在一种设计中,主要是寄存器输出,用于寄存输入,其中两者都运行时钟边沿。 (这不一定是相同的时钟)。
其他时序可以是朝向内部逻辑的输入和输出端口。但由于该工具不知道什么是“外部”芯片,因此它不会默认为I / O端口生成时序。您需要指定外部时序约束才能获得这些限制。
您的设计没有时钟,我假设您没有添加任何I / O约束,这意味着该工具无法完成其工作。