已解决-晶格钻石时钟约束，无法正确识别信号，端口，引脚，网络

Question

该设计的内部振荡器为2.08 MHz。一旦编译，放置和路由，2.08逻辑就不会报告时序错误。频率为100 MHz的异步时钟输入存在时序错误。尝试使用约束条件设置时钟速率。我似乎无法正确识别设置约束的网络，引脚或端口。它失败，并显示以下警告。

constraint.lcd文件行是：create_clock -period 50.000000 -name clk1 [get_nets pin22_c]

--------------------------在此消息上使用约束失败-------------- ---------------------------警告-找不到NET类型的对象与pin22_c匹配；警告-忽略约束：create_clock -period 50.000000 -name clk1 [get_nets pin22_c]。

------------------------使用约束文件之前的报告----------------- -----------------------------约束：create_clock -period 5.000000 -name clk1 [get_nets pin22_c]得分119件，检测到21个计时错误。

错误：以下路径违反要求2.088ns逻辑详细信息：单元类型引脚类型单元名称（时钟网+/-）

来源：FD1P3IX CK \ so / sireaddone_30（来自pin22_c +）目的地：FD1S3AX D \ so / shiftreg_i4（至pin22_c +）

延迟：6.928ns（逻辑27.8％，路由72.2％），4个逻辑电平。约束详细信息：

6.928ns data_path \ so / sireaddone_30到\ so / shiftreg_i4违反少5.000ns延迟约束L_S要求为0.160ns（总计4.840ns）乘以2.088ns]

Answer 1

整日与晶格钻石的争斗试图设定时钟约束...终于弄清楚需要做什么。

1. 处理设计以便具有网表
2. 我使用了空约束abc.lcd文件，因此它在文件列表中
3. 右键单击此文件列表选项卡，然后使用LCD编辑器打开
4. 现在双击源框并选择时钟端口，选择pin22
5. 双击其他框并输入所需的值
6. 然后在文件下单击保存以保存文件
7. 重新运行过程，一切顺利，时钟设置为20 MHz
8. 很高兴，但对LATTICE感到失望！

然后在文件中查找语法甚至与手册中所陈述的不符！

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create_clock -period 50.000000 -name asyncclk [get_ports {pin22}]

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