fpga 相关问题

Basys3 上的 LED 序列与 Verilog

我需要这个用于学校项目。如果 x 为零（这意味着 sw 为 0），教授想要一个 LED 序列： 0000000000000001 0000000000000010 0000000000000100 0000000000001...

将 4 位计数器的输出连接到十六进制到 7 段解码器并创建测试平台

我有一般的抽象想法，但用 Verilog 来做对我来说非常困难。我知道我必须将两者连接起来，然后制作一个测试平台。 这还需要 2 个模块吗？我很难理解...

使用另一个模型中的变量重置一个模型中的变量是一种不好的做法吗？

我正在建造一台自动售货机。我希望付款金额保持其价值，直到糖果用完或取消。 为了简化，可以这样构建重置吗： 模块 m1( 输入时钟， 输入m2_rese...

关于在 Quartus II 中编程 Altera Cyclone II 的新手问题

我从 eBay 买了一块带有 Altera Cyclone II 的便宜板子，想开始试验。 我创建了一个简单的程序，经过一些研究，我成功地编译了它，并在烧写到板上后

二进制 - BCD 转换器在 sim 中工作，但在 FPGA 上不起作用

我定义了一个二进制到 BCD 转换器以在 Basys 3 开发板上使用。在仿真中，结果符合预期，并且完全遵循时序。 我将 BCD 转换器包含在顶部模块中，

Xilinx 上的 C lanc 中的 NEC 红外传输协议

我需要使用 Xilinx FPGA 上的 GPIO 引脚捕获和解码红外信号（使用 NEC 红外协议），并在控制台上显示信号的内容。我收到地址上的信号

ISE iMPACT 获取 JTAG 链时出错

我正在尝试对TE 0720-01的ARM处理器进行编程，该处理器连接到载板TE 0701-03。我一直遵循本网站“Xilinx Zynq (

mips 5级流水线cpu如何处理异常和软中断？

我正在通过verilog编写mips32 5级流水线cpu，但我不知道如何处理异常和软中断。我读了几本mips32手册，但仍然有一些疑问。 当...

如何在FPGA中存储图像以进行实时视频处理？

我正在实施一个来自 HDMI 输入的实时视频处理项目。视频输入将具有绿色背景，该背景将被

我的SDRAM可以保持数据永远有效，无需刷新，这怎么可能？

我用Verilog HDL设计了一个简单的SDRAM驱动模块。该模块定义了一个简单的有限状态机。它在

Vivado 2018.3生成比特流消耗大量时间

我正在使用Vivado 2018.3（在Ubuntu 22.04上），我的项目是关于pcie xdma的，不是很大的项目。 syn和执行部分大约需要5分钟，并且报告时间失败。 但我想...

7 段解码器将 8 位二进制数转换为十进制数

我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...

Vitis HLS 数据类型更改使变量未使用

我正在尝试在 Vitis HLS 中实现信号处理算法。 为此，我通过 AXI Stream 和 AXI Lite 读入了一些变量。 模拟和综合已经在整个项目中发挥作用......

Vitis 中的 Fifo 初始化和数据传输

我的设计比较简单，附上下图。简而言之，它的意思是执行一个循环，其中一个内核将数据发送到 FIFO，另一个内核初始化 DMA 并等待

在物理约束下反转引脚值（Gowin EDA）

我最近买了一块Tang Mega 138k Pro fpga板。它包含一些低电平有效的外设（开关、LED 等）。有什么方法可以反转物理约束文件中的引脚，这样我就不会

如何在DE10标准FBGA套件上连接16位SDRAM和32位处理器

我正在进行一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，但可用的外部SDRAM...

在 Verilog for 循环中声明变量

我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是

Vivado 设计检查点

我对此很陌生。 跳入一个现有项目，该项目将 bin 和 dcp 文件都提交到了 git 中。这些之间存在着持续的冲突，这对我来说是有道理的。作为生成的文件，我的看法是...

函数内部的高级综合流分割（FPGA openCV 加速）

我尝试拆分从接口传入的 HLS 流。该流包含数据流和带有控制信号（startFrame、stopFrame、startLine 等）的用户流。 我想用...

莱迪思 ECP5 FPGA 的 Yosys/nextpnr 时序报告？

我有一个使用以下命令构建的 ECP5 项目。我如何获得它的时序报告（例如该设计的最大时钟速度）？ yosys -p "synth_ecp5 -top Test -json hardware.json...