现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。
如何使用微控制器对 Lattice iCE40 ultra 进行编程
我正在尝试使用 stm32F4 微控制器对 iCE40 ultra FPGA 进行编程，并且我正在尝试弄清楚如何将配置文件加载到微控制器上，以便可以通过 SPI 将其发送到 FPGA
我是一名数字技术学生，正在尝试学习VHDL。 我为 7 段显示的 4 位 bcd 加法器编写了这个测试台代码 我已经尝试了我和聊天 GPT 能想到的所有可能性，但是
为 FPGA DE1-soc 分配 HPS 使用的 SD 卡引脚
我正在遵循教程并对其进行一些更改。这个项目使用 Nios2，目标是使用 DE1-soc 板的 SD 卡插槽并从 sd 卡读取 bmp 图像文件并发送我...
为什么即使在 vhdl 中使用正确的语法，我的编译器也无法识别数组？
我是一名数字技术学生，正在尝试学习VHDL。 我为 7 段显示的 4 位 bcd 加法器编写了这个测试台代码 我已经尝试了我和聊天 GPT 能想到的所有可能性，但是
我有一个带 ps/2 连接的罗技键盘。我还有一个 Baysis2 fpga，我想用它来读取键盘输入。问题是，键盘似乎没有通电。我可能...
好吧，我正在尝试实现一个与 altera DE2 FPGA 板一起使用的键盘控制器，但遇到了一些问题。我已经在 quartus 模拟器中运行了这段代码，一切似乎都已完成......
我是一名逻辑设计师，以前从未编写过固件。最重要的是，我被分配了在 vivado 中开发固件的任务。我确实花了一些时间学习工具，但这似乎就像一个晚上......
我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...
我想知道这两个连接之间是否有任何区别，我知道第一种情况可以接受默认值，但我的问题是从网表的角度来看： 未连接端口 ...
我正在寻找使用生成语句时分层参考的一些帮助。抱歉，我时间有限，还无法为此制作 MCVE。我搜索了很多帖子，但是...
针对需要在多个时钟周期内稳定的逻辑消除 FPGA 上的时序错误
在运行 48 MHz 时钟的 Lattice MachXO2 FPGA 上，我有这样的东西： 总是_ff @(posege clk) 开始 if (some_condition) 开始 // 使用 x 生成 y: y <= some_expr_with_x ...
我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...
Intel Questas_fse/Quartus II 中的仿真波形不更新输出
我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从
如何在 Vivado BD 中从 Xilinx 在 KC-705 上添加 SD 驱动程序
当我尝试在vivado块设计中为sd卡添加IP核时，它在生成比特流时写入错误。 错误是“未指定的 I/O 标准”和“不受约束的逻辑端口”...
Vivado 错误：[DRC MDRV-1] 多个驱动程序网络
我在 Vivado 上遇到错误。我正在尝试运行实现来对我的 Basys 板进行编程，但遇到以下错误： [DRC MDRV-1] 多个驱动程序网络：Net ScrlFSM/RLC2B/DER1/
我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...
当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。
我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...
我有一个 FPGA 卡通过 PCIe 插入主机内存。我希望我的主机能够访问卡上的 2GB DDR 内存。这是否意味着我必须请求 2GB 的 BAR 大小？ 我的理解是，我...
我在使用 Vivado 时遇到一个问题，即我的 VHDL 代码中的零填充未保留在详细设计中，并导致实现错误。以下是问题的简要概述： 我