modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

Verilog 中的多个模块

我有以下名为 main.v 的 Verilog 文件：模块m1（输入a，b，输出线c）；分配 c = a & b; 终端模块模块主要（输入 x，y，输出线 z）；电线 k; m1 m1_inst(.a(x), .b(y), .c...

verilog system-verilog modelsim test-bench

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修改 .svh 文件后在 Modelsim 中重新运行仿真

我正在使用包含我的参数的 `inculde "file.svh" 指令模拟 SystemVerilog 设计。当我更新 file.svh 并单击重新启动 Modelsim 中的模拟时，

system-verilog modelsim s

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MODELSIM ALTERA ERROR: NUMERIC_STD."=": metavalue detected, returning FALSE

我想在 vhdl 中创建一个计数器作为更大项目的一部分，当我编译时一切正常。然而，当我运行整个模拟时，它从不显示图形面板，而是显示......

runtime-error vhdl simulation modelsim

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是否有一个命令来修改modelsim中的整数范围。

比如说我有一个定时器过程，在modelsim仿真过程中，有没有这样的命令来修改整数变量范围？例如我知道有 "改变 "命令，但这只......

vhdl modelsim

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是否可以在Modelsim中接收和计算时间？

是否可以在Modelsim中接收和计算时间？例如，我想复位一个传感器。传感器复位需要一个逻辑 "1 "在60μs内，所以我的代码发送它。我需要捕捉信号，在...

vhdl fpga hdl modelsim test-bench

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ModelSim意外的z输入

我刚开始学习Verilog，遇到了一些问题。我正在构建一个简单的7段显示器。我在编译模块和testbench时没有错误。但是当我在仿真时，我一直......。

verilog modelsim

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读取测试平台中的十六进制文件：Verilog

我已经将一个图像文件转换为十六进制文件，其中有R,G,B和alpha值的多列。例如：3c 48 36 ff 1d 2b 19 ff 08 18 06 ff 08 17 05 ff 14 1f 0d ff 1b 22 11 ff 1a 1f 0e ff 1a ... ...

verilog modelsim

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Verilog !"和~"之间有什么区别？

所以，最终让我纠结了好几天的bug，是一段本应评估为False的代码评估为True。我最初的代码是这样的：if(~x &&~y) begin ...。

verilog boolean-logic modelsim

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错误加载设计ModelSim 10.1

我想用D倒装异步复位来创建一个计数器。它编译成功，但这是我在ModelSim中模拟时得到的错误："错误加载设计"，在它上面，我 ...

verilog modelsim

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生成块没有给线分配任何值。

我是verilog的新手，我想写一些乘法器，但是当我运行我的testbench时，并没有显示出什么。看起来生成块没有给局部分配任何值。下面是一个屏幕：...

verilog modelsim

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在我的vhdl代码中获得正确的信号值的问题

我正在做我的毕业论文，我是用VHDL写的，我的代码如下图所示，我给两个信号（counting和get_lbp_from_blks）同时赋值。在我的代码中，如下图所示，我同时给两个信号（counting和get_lbp_from_blks）赋值。然而，在我的 ...

vhdl modelsim

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Verilog行为建模：语法错误，意外结束

模块 seven_seg1 ( in , o ); 输入 [2:0]in ; 输出 [6:0]o ; always@(*) begin case (in) 0: o=7'b1111110 ; 1: o=7'b0110000 ; 2: o=7'b1101101 ; ...

verilog modelsim

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如何防止ModelSIM在仿真过程中停止工作？

我试图在SystemVerilog中使用D-Latches模拟一个向下的计数器，但是当我开始模拟时，ModelSIM停止工作，我不能做任何事情。这是向下的计数器...

verilog system-verilog modelsim

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如何解决错误：不能混合打包和未打包的类型？

我试图使用我已经建立的2:1多路复用器建立一个4:1多路复用器。每当我试着输入vsim mux4_test命令时，我都会收到一些错误。阵列连接类型'reg$[1:0]'是 ...

verilog system-verilog modelsim

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Verilog浮点运算在编译时？

我的Verilog测试平台代码定义了一个模块，其参数如下：参数PHASE_BITS = 32; 参数real MAX_PHASE = 1 << PHASE_BITS; 我无法使MAX_PHASE具有预期值......

verilog modelsim

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ModelsimQuestasim单位延迟模拟

我想用Questasim 10.1启动一个单位延迟RTL仿真。我已经看了如何编译设计，我看到有一个选项+delay_mode_unit编译verilog文件。我的设计是...

modelsim questasim

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T FlipFlop Verilog

我无法从D型翻转器中得到一个T-Flipflop在Modelsim中工作，即使它直接从课堂笔记中来。这一定是一些简单的东西，我只是忽略了。模块D_FF (q, Clk, reset_n,d); ...

verilog modelsim

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Modelsim-编译按钮不执行任何操作

当我创建一个项目并添加文件时，所有文件似乎都可以正常工作，但是在我的开发过程中的某个时候，“全部编译”按钮将停止工作（它们不会变灰）。单击它们不会执行任何操作，...

modelsim

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为何合成后的输出信号不能照常工作？

我编写了一个小的VHD文件，用于模拟正交解码器的行为，如下所示。按预期使用通用测试台进行设计仿真。但是生成了...

vhdl modelsim quartus register-transfer-level

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VHDL分量多路复用器在modelsim中不返回值

我正在尝试使用带端口映射的加法器，mux2和mux4组件制作ALU。我已经编写了ALU，它通过编译即可。问题是当我尝试在modelsim中给出值时，加法器工作正常，...

vhdl modelsim quartus mux

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