synthesis 相关问题

综合将高级电路描述转换为逻辑门中的实现。

除法（“/”运算符）如何在verilog中综合？

对于除法运算符“/”是否可以合成不是 2 的幂的常量值，我看到了一些混合的答案，所以我继续使用 Synopsys 进行尝试...

logic verilog synthesis register-transfer-level

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在模拟代码中访问 Verilog genvar 生成的实例

这是一个Verilog相关的问题。我正在使用 XILINX ISE 作为开发环境。我正在尝试访问模拟中使用 genvar 自动生成的变量，但我建议...

simulation verilog hdl synthesis

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使用系统verilog for循环的可合成编码器（非优先级）

我有一个包含 16 个条目的表，其中每个条目都是 4 位宽。我必须在表中找到一个 4 位输入搜索向量，然后返回匹配条目的行号。条目...

for-loop system system-verilog encoder synthesis

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vivado 中行为模拟与综合后功能模拟之间的不匹配

我正在编写一个VHDL模块，通过axi流（tdata、tvalid、tready和tlast）转换传入流，其中tdata具有8位，以便前4个字节注册在32的输出端口A中

vhdl fpga vivado synthesis

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VHDL ALU 综合期间的进位输出问题

我正在尝试用 VHDL 构建和综合 ALU，但我一综合就遇到了问题。我希望我的 ALU 有一个操作码，用于添加我的两个 N 位输入和一个可以由 in...设置的进位

vhdl addition synthesis alu

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如何通过 perl 脚本执行 primetime 命令

我正在将 TCL 脚本转换为 Perl。我已经使用系统命令和背部抽搐进行了尝试。我正在黄金时间按以下方式执行 perl 脚本，执行脚本.pl。该脚本包含 m...

perl tcl synthesis vlsi

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从 VC709 fpga 板上的差分板载时钟创建单端时钟

我正在尝试为我的verilog 代码使用板载差分时钟。下面是我的 verilog 和约束文件的片段。尽管代码综合得很好，但我看不到 LED ...

verilog fpga synthesis virtex

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如何制作没有明确界限的可综合的 while 循环？

我的这部分代码是不可合成的，因为循环执行的次数不确定。我是 VHDL 的初学者，如何将其转换为可综合的形式？注：我

while-loop vhdl synthesis

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Verilog 会自动将行为建模转换为结构建模吗？

我是一名电子工程专业的大三学生，目前正在学习 Verilog。我一直在研究 Verilog 中的各种建模方法，包括结构建模、数据流建模和行为建模。我有一个问题...

verilog hdl synthesis

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每秒递增的 4 位计数器：模拟始终在输出处显示 xxxx

这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率，输入时钟，输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...

verilog simulation xilinx synthesis

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我想要一个每秒递增的 4 位计数器。但是当我尝试模拟时，我仅在输出中得到 xxxx

这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率，输入时钟，输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...

verilog simulation xilinx synthesis

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综合流程是否总是需要编写包装器？如果是这样，我们用作输入的信号来自哪里？

我理解当我们说我们编写 RTL 代码块的包装器时意味着什么，即创建它与其余代码块的接口。我的问题是，当我进行综合时，我还需要写一个包装...

synthesis register-transfer-level synopsys-vcs

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综合错误：不支持检查时钟后的[Synth 8-27] else 子句

我正在尝试构建一个基于整数计数器的时钟分频器。模拟工作正常，但综合失败，出现上述错误并标记第 25 行。我不明白这是为什么...

if-statement vhdl synthesis

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第49行：综合时不支持多个单边下的赋值

我尝试更改各种不同的问题，例如开始-结束语句，但似乎没有任何效果。我还尝试将 reg [3:0] 更改为 [7:0] 因为我也收到了一些警告我……

verilog synthesis

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在 cdktf 合成器执行期间无法应用输入变量

以下是我们的技术开发环境信息： HashiCorp.Cdktf 0.16.3 HashiCorp.Cdktf.Providers.Aws 14.0.4 HashiCorp.Cdktf.Providers.Docker 7.0.1 亚马逊.Lambda.Core 2.1.0 亚马逊.Lambda.

amazon-web-services terraform synthesis terraform-cdk

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如何编写库文件

我正在尝试学习用yosys进行合成。我现在正在使用verilog。我知道我们需要它的库文件，并且我已经为其编写了一个 .v 文件。如何将其转换为 .lib 文件？在其他...

verilog system-verilog synthesis yosys

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如何将组合代码连接到模块的接口modport？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口 modport (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现

verilog system-verilog synthesis

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如何将组合代码连接到模块的接口端口？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口端口 (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现......

verilog system-verilog synthesis

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if else 语句的 Xilinx Vivado 原理图

我正在学习SystemVerilog。在编码时，以下 if 语句的综合原理图对我来说没有意义。模块 ifelseDUT( 输入逻辑 sela、selb、selc、da、db、dc、输出逻辑双...

if-statement system-verilog xilinx vivado synthesis

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使用yosys进行增量合成

对于使用 Yosys 进行综合的多文件 Verilog 项目，脚本通常如下所示： # 读取所有文件 read_verilog *.v ＃合成合成顶部 # 输出...

scripting verilog synthesis yosys

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