system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

我有一个名为 tx_empty 的输入和 255 位数据。我的代码是：分配lastIndex = (tx_eop)? （tx_empty + 3'd4）*8：lastIndex_xq；线[255:0] tmp1 = tx_data_xq[(tx_empty - 5'd16)*8-1 : 0]; 无线...

verilog system-verilog

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为什么在函数或任务中初始化变量会导致错误？

在任务或函数中声明的任何变量指定类型将被视为自动。要指定一个变量是静态的，将“static”关键字放在声明中...

function task verilog system-verilog

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结构类型的 localparam - 使用默认值 - 仍然需要初始化程序？

如果结构类型的 localparam 有默认初始值，是否还需要初始化器？例如类型定义结构{ 整数a=1；我的结构； localparam my_struct m;

system-verilog

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使用 Verilog 查找数字数组中的最小值以实现优先级队列

我有一个 16 个元素的数组（每个元素都是 16 位长），我希望找到数组中的最小条目，返回最小值，并重新排列数组中后面的所有条目

arrays comparison verilog priority-queue system-verilog

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为什么我会收到此 process::state irun 错误？

使用 SystemVerilog，我试图获取一些分叉进程的状态。为此，我创建了一个变量，可以在其中获取进程的状态。从 1800-2012 S 的第 9.7 部分...

verilog system-verilog

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系统verilog进程::状态

使用systemverilog，我试图获取一些分叉进程的状态。为了做到这一点，我创建了一个变量，我可以在其中获取进程的状态。来自 1800-2012 SV 第 9.7 部分...

verilog system-verilog

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如何在UVM中打印拓扑？

我尝试在 UVM 环境中使用打印拓扑命令，但我不断收到此错误消息。第一条错误消息是： xmvlog: *E,NOSYM (testName.svh,50|19): uvm_top 不能为...

system-verilog uvm

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如何创建一个由更简单的接口数组组成的接口？

我正在尝试创建一个界面，它是一个更简单界面的数组。在 VHDL 中，我可以简单地定义两种类型：记录和记录数组。但如何在 SystemVerilog 中做到这一点呢？这里是...

arrays interface system-verilog

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Verilog 中的连线分配

我在学习Verilog时有一个问题。假设有一个信号称为输入 A；还有一个信号叫wire[15:0]B；其中赋值 B[15:0] = {8{A}}；如果我们定义信号，它是否正确

verilog system-verilog

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是否可以在界面内为特定modport创建任务？

我想为 AXI-stream 创建一个接口，其中包含用于发送和接收数据的测试平台任务。据我了解，我在界面中的任务可见性方面存在一些问题。我的 AXI 流

system-verilog

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SystemVerilog 的中间阶段是否会发生增量循环？

在 Stuart Sutherland 的《使用 SystemVerilog 进行 RTL 建模进行仿真和综合》中，解释了在给定仿真时隙内评估不同事件区域中的事件的过程...

system-verilog

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使用失败的 SystemVerilog 断言对同步 FIFO 进行形式验证

我正在尝试使用 SymbiYosys 正式验证同步 FIFO。但是，我无法理解失败的反例跟踪。我应该添加更多断言还是限制现有的失败......

verilog system-verilog formal-verification system-verilog-assertions

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将 4 位计数器的输出连接到十六进制到 7 段解码器并创建测试平台

我有一般的抽象想法，但用 Verilog 来做对我来说非常困难。我知道我必须将两者连接起来，然后制作一个测试平台。这还需要 2 个模块吗？我很难理解...

verilog system-verilog fpga

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modelsim 模拟中缓冲区的奇怪行为

最近我遇到了问题，模拟中的缓冲区无法按我的预期工作。我尝试了一些测试并得到了以下结果。我在 Verilog 中创建了代码，在 diff 中生成两个缓冲区...

verilog delay system-verilog modelsim test-bench

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使用另一个模型中的变量重置一个模型中的变量是一种不好的做法吗？

我正在建造一台自动售货机。我希望付款金额保持其价值，直到糖果用完或取消。为了简化，可以这样构建重置吗：模块 m1( 输入时钟，输入m2_rese...

verilog system-verilog fpga

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无法在modelsim中显示输出

我正在用verilog制作一个8位微控制器，这里是顶级模块和测试平台的mhy代码：模块微控制器（clk，rst）；输入时钟，rst；参数 LOAD = 2'b00,FETCH = 2'b01, ...

c verilog system-verilog

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Bluespec Verilog - 多态向量类型

在 Bluespec System Verilog 中，我想要一个具有相同模块但具有不同类型参数的向量。我正在尝试做一些类似的事情：模块#(1) m1 <- mkModu...

architecture system-verilog hdl bluespec

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`定义对字符串的赋值

我正在写一些SV代码。我有“定义值”，我想从终端使用 +define 来跟随“define ENV_TOP”。当我检索 ru 的值时，该值应该位于 config_db 块中...

verilog system-verilog verification uvm

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SystemVerilog 标准是否允许与 Verilog 文件混合？

SystemVerilog 标准是否允许将 SystemVerilog 文件 (.sv) 与 Verilog 文件 (.v) 混合？

verilog system-verilog

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系统verilog标准允许与verilog文件混合吗？

系统verilog标准是否允许将系统verilog文件（.sv）与verilog文件（.v）混合？

verilog system-verilog

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