system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

`定义对字符串的赋值

我正在写一些SV代码。我有“定义值”，我想从终端使用 +define 来跟随“define ENV_TOP”。当我检索 ru 的值时，该值应该位于 config_db 块中...

verilog system-verilog verification uvm
回答 1 投票 0

SystemVerilog 标准是否允许与 Verilog 文件混合？

SystemVerilog 标准是否允许将 SystemVerilog 文件 (.sv) 与 Verilog 文件 (.v) 混合？

verilog system-verilog
回答 1 投票 0

系统verilog标准允许与verilog文件混合吗？

系统verilog标准是否允许将系统verilog文件（.sv）与verilog文件（.v）混合？

verilog system-verilog
回答 1 投票 0

为什么我在测试平台模块驱动程序和监视器中通过设计后没有得到输出？

这是我的设计和测试平台环境代码。 这是设计模块： 模块 router_1x3 ( 输入线时钟， 输入线第一， 输入线[7:0] data_in, // 8位数据输入 输入线...

verilog system-verilog
回答 1 投票 0

为什么我在测试台模块驱动程序和监视器中通过槽设计后没有得到输出？

这是我的设计和测试平台环境代码。 这是设计模块： 模块 router_1x3 ( 输入线时钟， 输入线第一， 输入线[7:0] data_in, // 8位数据输入 输入线...

verilog system-verilog
回答 1 投票 0

为什么我在 SV Testbench 模块驱动程序和监视器中通过槽设计后没有得到输出？

这里我附上了sv中的设计和测试平台环境代码： 这是设计模块 // 在这里编写你的设计代码 // 在这里编写你的设计代码 模块 router_1x3 ( 输入线时钟， 输入线第一，

verilog system-verilog
回答 1 投票 0

导线的默认值为Z，但在第一次实例化时它取0。这怎么可能？

`包括“fa.v” 模块 FAn(a,b,s,c); 参数大小=4； 输入[size-1:0]a； 输入[大小-1:0]b； 输出 reg [size-1:0]s； 输出c； 线[尺寸：0] cin； 根瓦尔一世； 对于(i=0;i `include "fa.v" module FAn(a,b,s,c); parameter size=4; input [size-1:0]a; input [size-1:0]b; output reg [size-1:0]s; output c; wire [size:0] cin; genvar i; for(i=0;i<size;i=i+1)begin FA(.a(a[i]),.b(b[i]),.cin(cin[i]),.s(s[i]),.c(cin[i+1])); end assign c=cin[size]; endmodule 在实例化行中 FA(.a(a[i]),.b(b[i]),.cin(cin[i]),.s(s[i]),.c(cin[i+1])); 在第一次迭代中，我传递 cin[0] 信号 (cin(cin[0]))....因为我没有为wire[size:0]cin cin[0]分配任何值，默认值应该是“z”正确，但它在第一个实例化中取零（0）并将信号 0 传递给 FA 模块 您的模拟器有问题。 cin[0] 应该是 z 而不是 0。 在EDA Playground上的模拟表明是z。 表明您的模拟器存在问题的另一个迹象是以下行： FA(.a(a[i]),.b(b[i]),.cin(cin[i]),.s(s[i]),.c(cin[i+1])); 该行在模块名称后面缺少强制实例名称 (FA)。 你的模拟器应该给你一个编译错误。 解决此问题的一种方法是添加一个名称，如 dut: FA dut (.a(a[i]),.b(b[i]),.cin(cin[i]),.s(s[i]),.c(cin[i+1])); 也可以使用任何合法的 Verilog 标识符。

verilog system-verilog
回答 1 投票 0

设置约束随机求解器的起始位置

班级广场； 兰特位 arr [3][3]; 函数无效 pre_randomize(); arr[0][1] = 1; $display("%p",arr); 结束函数 约束 ab_c { // 它...

system-verilog
回答 1 投票 0

默认网络类型仅适用于输入

是否可以将线路作为默认输入，但不能默认声明模块内部信号？ 据我了解 `default_nettype` 控件 输入和输入输出端口的端口类型（如

verilog system-verilog questasim
回答 1 投票 0

检测作业中压缩维度的形状不匹配

系统 verilog 允许信号的多个打包维度。但是，从另一个形状为 3x2 的信号分配形状为 2x3 的信号时，定义的行为是什么？总位数是sa...

system-verilog
回答 1 投票 0

有没有办法以类型为条件？

我在公共模块中使用参数化类型。 有没有办法说： if( type == TYPE1 ) 以一种方式分配结构 else if( type == TYPE2 ) 指定另一种方式 我在一代中想象这个......

verilog system-verilog parameterized-types
回答 3 投票 0

如何在 systemverilog 类中生成“故障”信号

我经常需要模拟一种情况，进入 FPGA 的输入信号要么存在严重故障，要么只是具有非常慢的上升/下降时间，这在实际设计中可能会导致

system-verilog randomized-algorithm
回答 1 投票 0

生成块下verilog中的实例化名称修改

有人建议我如何获取不带“.”的实例化名称。像“genblk1.name” 如果我使用generate for循环来创建更多模块实例化。 我想要像 addr_1,a... 这样的实例化名称

verilog system-verilog
回答 2 投票 0

错误（10170）：quartus（HDL）中的 HDL 语法错误

任何人都可以看到我的代码有什么问题吗？ 我复制了文章中的代码，但是里面的代码运行没有错误。 这是错误： 模块开方#( 参数 WIDTH=8, // 根的宽度...

verilog system-verilog hdl quartus
回答 1 投票 0

通过VPI读取参数数组

我有一个整数参数数组，例如： 参数整数 PAR_ARR[3:0] = '{ 12, 34, 56, 78 } 我想通过VPI读取参数数组的值。 这是我观察到的： vpi_get(vpiTy...

arrays verilog system-verilog verilator vpi
回答 1 投票 0

有没有办法“映射”数组？

我正在寻找一种优雅的方式来映射数组中的条目，而不是创建新数组的 for 循环。例如 A 级； int int_member； 末级 一个class_container[$]； int int_members_on...

system-verilog
回答 2 投票 0

三元运算不适用于一元运算

我正在分享一个简单的 SystemVerilog 代码，其中三元运算由于归约或 ("|b") 运算而行为不当。我知道许多其他解决方法。我只是想知道什么...

verilog system-verilog
回答 1 投票 0

有没有办法在systemverilog中“映射”数组？

我正在寻找一种优雅的方法来映射数组中的条目，而不是创建新数组的 for 循环。例如 A 级； int int_member； 末级 一个class_container[$]； int int_members_on...

system-verilog uvm
回答 2 投票 0

错误检测到变量 inStream 的驱动程序和程序赋值非法组合

我正在尝试使用SystemVerilog实现FIR滤波器，但是当我尝试模拟它时出现了这个错误： 驱动程序和程序分配给变量的非法组合 流内检测...

filter system-verilog
回答 1 投票 0

二进制到格雷码模块因输出不匹配而未能通过测试平台验证？

我编写了一个带有驱动程序、监视器和记分板的 SystemVerilog 测试平台环境。然而，在仿真过程中，DUT 输出（格雷）通常与由

simulation system-verilog test-bench synopsys-vcs
回答 1 投票 0
最新问题
© www.soinside.com 2019 - 2024. All rights reserved.