verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

Verilog 时钟实现出错了

我刚刚开始学习Verilog并制作了一个系统时钟及其各自的测试台，但它在测试台中陷入了无限循环。请你帮助我好吗？下面是实现...

verilog infinite-loop clock iverilog

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在 Verilog for 循环中声明变量

我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是

verilog system-verilog fpga

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如何以可扩展的方式创建约束？

我想写这个约束： A、B 和 C 均为 1 位宽 50% 的时间所有 3 个都被禁用。 10% 时间 A 单独启用。 B 和 C 一起启用的时间为 10%。所有 3 个一起启用 30% 我只知道怎么...

constraints verilog system-verilog

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施力前先分离网

我想强制信号从我的测试平台向下传递。这些模块是根据原理图自动创建的（不可能更改设计），并且它们主要基于电线类型。一个代码

verilog system-verilog verification hdl questasim

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将默认值添加到独特案例时对综合的影响

在System Verilog中，我想指示合成器推断某些条件的并行检查，因此我使用了一个独特的情况。我还添加了默认语句。我所期望的是

case verilog system-verilog default

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仅将 ram 的一个位置传递到另一个模块

我有一个获取模块，它从内存（本例中为测试台）获取指令，并且我只想将一个位置（8 位）从内存（测试台）传递到获取模块。我该怎么办

verilog ram

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它应该是一个MOD10计数器，但它从0计数到9并重置为4。为什么？

它应该是一个MOD10计数器，但它从0计数到9并重置为4，为什么？如果可能的话，请给我解决方案作为代码和解释。模块 MOD10（clk、clr、q）；输入...

verilog counter system-verilog digital vlsi

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无法使用模块实例化读取“wr_en，fifo_in”数据

我的实例化有什么问题吗？ 8 到 32 位转换器工作正常。当 wr_en 为高电平时，fifo 的输入是只读的。 wr_en 连接到 valid_q 的输出信号（当 valid_q=1 时，

undefined port verilog instantiation fifo

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编写递归代码来查找字符串中不匹配的括号？

我目前正在 SystemVerilog 中编写一些代码，以查找字符串中匹配的括号。该代码接受一个名为 str 的数组，该数组包含 n 个字符，每个字符长 4 个字节。该字符串将有...

recursion verilog system-verilog

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编写递归systemverilog代码来查找字符串中不匹配的括号？

recursion verilog system-verilog

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如何初始化queue的队列？

我定义了以下数据结构： typedef int profile_lru_q_t[PROFILE_NUM]; typedef profile_lru_q_t vc_lru_queue[$]; vc_lru_queue vc_lru_queue_inst; 这是一个

verilog system-verilog verification

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I2C 主设备 - 必要的信息不会锁存在状态机的某一状态

我正在创建一个 i2c master，我总是用 3 个块构建一个有限状态机。通过接口写入/读取数据后，会出现WACK2状态，其中从机的写入由s确认...

verilog system-verilog i2c fsm

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计时器倒计时在初始启动时从错误的值开始，但之后正常工作

我正在开发一个 Verilog 项目，在该项目中我使用预设计数器实现了一个倒计时器。但是，当我设置时间并开始倒计时时，我遇到了一个奇怪的问题。在最初

verilog system-verilog intel-fpga

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在 Verilog 测试台中测试可参数化模块的多种配置

假设我有一个可参数化的 Verilog 模块，如下例所示： // 使用大量并行核心处理数字模块 number_cruncher #（参数 NUMBER_OF_PARALLEL_CORES = 4） ...

verilog system-verilog test-bench iverilog

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如何在Verilog中重用genvar？

当我尝试使用verilog 在门级创建左移器时提出了这个问题。要求是想出一个变速杆，用户可以指定二进制移位量，向上...

verilog system-verilog

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SpyGlass lint 检查警告：信号 xxx 被分配多次

我的代码看起来像这样总是_comb开始 awready_tmp = 1'b0; queue_id_tmp = {QIDW{1'b0}}; node_id_tmp = {NIDW{1'b0}}; 如果（i_awvalid && addr_fifo_n...

verilog warnings system-verilog static-analysis

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无法识别测试平台中的编译错误

我正在学习如何编写UVM测试平台，我遇到了这个我无法指出的编译错误。错误信息：接口 i2c_interface( | xmvlog: \*W,NONAIF (i2c_interface.sv,1|22): 非 A...

verilog system-verilog

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将逻辑向量转换为字符串的函数

我写了这个函数来将逻辑向量逐位转换为字符串：模块top_2；函数自动字符串logic_to_string(logic vec []); 字符串str；对于 (int i=0; i<$size(vec); ...

arrays verilog system-verilog

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将整数转换为字符串，使其适合指定数量的位置，然后输出的函数

我使用VHDL有一段时间了，习惯了其中的to_string和integer'image函数。我正在尝试编写一些 SystemVerilog 并刚刚意识到字符串连接和

verilog system-verilog

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将整数转换为字符串以适合特定数量的位置并返回的函数

我使用VHDL有一段时间了，习惯了其中的to_string和integer'image函数。我正在尝试编写一些 SystemVerilog 并刚刚意识到字符串连接和

verilog system-verilog

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