verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

尝试模拟计数器时出现“非法输出或输入端口”错误

我是verilog HDL新手，数字电路零经验。我从互联网上学到了一两件事，现在我正在尝试写计数器脚本的测试台脚本。我已经得到...

verilog system-verilog test-bench

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用一个位及其补码分配给两条不同的线会产生相同的值

我目前正在使用 Verilog 为流水线处理器创建一个控制单元。我正在使用电线进行组合分配。由于我只有有限的指示来支持，我决定......

architecture verilog

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如何在Verilog中将有符号二进制转换为整数？

我正在尝试将带符号的二进制数转换为verilog中的整数以进行综合显示，我有几个问题。下面是我的代码， …… if(acc[i][j]>10) //acc 是一个 2d

verilog

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我需要在有符号定点乘法器中提取哪些位？

我需要在 Verilog 中设计一个定点乘法器，它采用 16 个 bif，格式为 1 个符号位、6 个整数位和 7 个小数位。我只是不知道要提取哪些位来确保......

verilog fixed-point

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在 Verilog 中向下舍入有符号定点数的绝对值

上下文你好，我正在用 Verilog 构建 R2MDC-FFT 引擎。目前，引擎输出表现出舍入误差（它在一些提供的测试用例中略有失败），并且我

verilog rounding fixed-point

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参数未声明错误。未找到参数文件。在 vivado 2022.1

当我运行行为模拟时，我在 vivado 2022.1 中收到此错误消息：错误：[VRFC 10-2989] 未声明“管道”[F:/githubccsds/ccsds123-master/ccsds123-master/project/proj...

verilog vivado

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如何编写库文件

我正在尝试学习用yosys进行合成。我现在正在使用verilog。我知道我们需要它的库文件，并且我已经为其编写了一个 .v 文件。如何将其转换为 .lib 文件？在其他...

verilog system-verilog synthesis yosys

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使用 SymbiYosys 对状态机进行形式验证未给出预期结果

我正在尝试使用 SymbiYosys 验证用 verilog 编写的非常简单的状态机。它失败了，我无法弄清楚我做错了什么，并且需要一些帮助来解决它。 ...

verilog formal-verification yosys

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Verilog HDL 快速排序错误：在终止条件中必须仅使用常量表达式

我正在尝试在 Quartus II 中运行此 Verilog 代码，但由于 for 它不起作用。模块 verilog_qs( 输入线时钟，输入线 [10:0] in1, in2, in3, in4, in5, in6, in7, in8, in9, in...

verilog quicksort quartus

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移位和相加乘法器的 Verilog 代码

大家好，我创建了一个 Shift - And - Add 乘数。我很困惑为什么我的输出是错误的并且总是在 85。是测试台的问题吗？顺便说一句，它正在工作。新1.v `定义...

verilog iverilog

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任务中使用非阻塞的Systemverilog问题

当我在任务中使用非阻塞（如下例）时，第8个时钟周期的output_data将为X，我该如何解决这个问题？逻辑[7:0]output_data=0；初始开始重复（8）@（posege时钟）；开车...

verilog system-verilog

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如何在 Verilator 中仅编译更改的文件？

我使用 Verilator 来编译和模拟我的设计。整个编译和模拟需要很长时间。由于我正在测试一项功能，因此每次我只更改设计中的一个模块。我想知道是否

compilation verilog register-transfer-level verilator

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矩阵乘法测试台产生不一致的结果

我正在使用iverilog编译以下矩阵乘法代码和测试平台： `时间刻度 1ns / 1ps 模块测试台(); // 测试平台参数参数m1=2；参数n1=2；参数...

verilog system-verilog iverilog

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4 位 ALU SLT 运算

我不明白如何在由 1 位 ALU 组成的 4 位纹波 ALU 中创建 SLT 指令。我不知道在 1 位 ALU 的 2'b11 中放入什么以及如何将它们连接在一起......

verilog

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如何将组合代码连接到模块的接口modport？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口 modport (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现

verilog system-verilog synthesis

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如何将组合代码连接到模块的接口端口？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口端口 (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现......

verilog system-verilog synthesis

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Verilog 桶形移位器

我想在verilog中创建一个64位桶形移位器（暂时向右旋转）。我想知道是否有一种方法可以在不写 65 部分案例陈述的情况下做到这一点？有没有办法写一些简单的c...

rotation verilog bit-shift shift case-statement

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使用 MicroBlaze 进行设计的实例化块 RAM 数量多于器件容量。考虑瞄准不同的部分

我有一个使用Xilinx部件的设计：XC7A100T（FGG484ABX21），环境：WIN10 19043.1348，VIVADO 2018.3。根据数据表：https://www.xilinx.com/content/dam/xilinx/support/

verilog vivado

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在always和assign语句中使用三元运算符有区别吗？

我知道三元运算符可以在always语句和赋值语句中使用。在always语句中，是否有可能在综合或编译过程中出现问题时

verilog vivado

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Verilog - 创建一个计时器来计算秒数

我正在使用 FPGA (BEMICROMAX10) 创建一个使用面包板上七段显示器的数字时钟，但在让秒数准确计数为 1 秒时遇到问题。时钟系统输入我是

verilog hdl

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