verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言(HDL)。它最常用于数字逻辑芯片的设计,验证和实现。

我想要一个每秒递增的 4 位计数器。但是当我尝试模拟时,我仅在输出中得到 xxxx

这是我的代码: //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率, 输入时钟, 输出[3:0] LED ); reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...

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为什么在2位向上计数器测试台中sequence_out是xx?

我正在尝试用Verilog编写一个2位向上计数器,它的设计中必须有dff。 但是,当我测试它时,结果是 = xx. 你能帮我解决它吗? 模块 dff(d,clk,q); 输入 d,c...

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如何将多个输入安排到实例化的 SystemVerilog 模块中?

我正在尝试构建一个模块,该模块采用 32 位输入(参数化)并输出输入的立方体。天真的方法如下: 模块立方体#( 带宽=32 ) ( 输入逻辑...

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如何在 `uvm_object_utils

我创建这样的序列类: `define SEQ_NAME(sub_name) ``sub_name``_test_seq 类base_sequence扩展uvm_sequence; `uvm_object_utils(基本序列) ...... 末级 类 `SEQ_NAME(...

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SystemVerilog 无法正确读取数据

从A_arr、B_arr、C_arr读取的数据不正确。 我在 Moddelsim 中获得的值不是我在测试平台中定义的值。 我的设计有一个测试平台,它应该从 A_arr 和

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在verilog中创建“.vvp”文件(使用vsCode)

我一直在尝试将“.v”文件编译为“.vvp”文件,但是,当我在终端中编码并运行时,我没有运行。这里是模块代码、测试台代码和终端代码: //mo...

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Icarus Verilog NAND 门语法错误“我放弃”

我收到以下错误消息。 ./nand.v:1:语法错误 我放弃。 这是我的 nand.v 代码: 与非模块(A、B、C); 输入A、B; 输出C; 赋值 C = ~(A & B); 终端模块 一个...

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使用 Chisel 使用 BlackBox 时如何避免生成文件末尾出现 verilog 文件列表?

我在设计中使用 Blackbox 和 setInLine 函数。 class ResetGenEna(delayClk: Int) 使用 HasBlackBoxInline 扩展 BlackBox { val io = IO(新捆绑{ val clk = 输入(时钟()) 值...

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可综合的 Verilog 来双重写入一维触发器数组

我想要一些 Verilog(用于综合)建议。我需要对一维触发器数组进行双重写入。两次写入可以在同一时钟上发生,并且当写入使能时,写入地址永远不会相同...

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如何将 PSL 或 SVA 活性断言/属性转换为 Verilog?

如何手动或使用(开源)工具自动将 PSL 或 SVA 活性断言转换为 verilog?我可以做简单的安全属性,但我不知道活性属性...

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如何分别为输入和输出指定AUTO_TEMPLATE通配符?

使用通配符自动实例化verilog模块的常见做法是: /* 子 AUTO_TEMPLATE ( .\(rg_.*\) (_@), ); */ 子子 (/*自动安装*/); 上面示例中的通配符表示...

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GCC 对新目标 ISA 的最低要求

我正在将 GCC 和 Binutils 移植到一个独特的(非常简单的)8 位 RISC 软处理器。 我希望能够执行 16 位和 32 位算术。目前的 ISA 可能还不够......

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localparam 用于不关心大小写值。是1'b吗?合法吗?

你能复制并连接一个“?”吗?字面意义上的?看来我的工具接受它。 我有一个位列表。 本地参数 BIT_EV0 = 0; 本地参数 BIT_EV1 = 1; 本地参数 BIT_EV2 = 2; 本地参数 BIT_EV...

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Verilog 分配语句如何与条件运算符一起使用?

我是 Verilog 的新手。在做实验作业时(是的,我已经阅读了这里的家庭作业政策),我遇到了一个条件语句(三元运算符)。 分配 w1 = 负载?进出; 我明白了

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SystemVerilog 参数覆盖无符号

根据 IEEE-1800-2012, 23.10 覆盖模块参数: 具有范围规范但没有类型的值参数 规范,应具有参数声明的范围和 沙尔...

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系统Verilog减法执行

我正在设计一个带有 8 位数据路径的 RISC 处理器。 在我的减法运算 ALU 中,我有以下代码: 逻辑[7:0] inA, inB, rslt; 逻辑c_o; {c_o, rslt} = inA - inB; 当模拟...

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{128 - 32{1'b0} } 是否意味着 96'b0?

我正在使用 PHY 使用 GTH 示例 Verilog 代码。 在示例代码中,有一条赋值语句。 {128-P_TX_USER_DATA_WIDTH{1'b0}} 如果 P_TX_USER_DATA_WIDTH = 32,则上述代码变为 {128 - 32{1'...

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关于verilog代码的问题{128 - 32{1'b0} }

我正在使用 PHY 使用 GTH 示例 verilog 代码。 在示例代码中,有一条赋值语句。 {128-P_TX_USER_DATA_WIDTH{1'b0}} 如果 P_TX_USER_DATA_WIDTH = 32,则上述代码变为 {128 - 32{1...

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使用generate有条件实例化的连线稍后不可见

我在一个模块中看到来自iverilog 和verilator 的失败错误,该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......

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Verilog:使用生成条件实例化的线路稍后不可见

我在一个模块中看到来自iverilog 和verilator 的失败错误,该模块具有基于条件实例化的线路。这最初发生在我从某人那里得到的 SystemVerilog 模块中......

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