VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。
假设我有以下类型定义： 类型 my_type 是记录 a：std_logic_vector； 结束记录； type my_type_a 是 my_type 的数组（整数范围 <>）； 子类型 my_subtype 是 my_type(a(7
假设我有一个自定义记录类型： 类型 CustomRecord 是记录 S：签署； V：std_logic； 结束记录； 我们通过使用来实例化它 信号 X : CustomRecord(S(21 downto 0)) 这很好。但是...
使用``ghdl -a```编译VHDL文件遇到错误````ghdl:error:安装问题:ghdl1-llvm not found```
我最近尝试使用 ghdl ghdl -a --ieee=synopsys --work=work Matrix_Data_Structure.vhd 编译 .vhd 文件，出现以下错误： ghdl:错误：安装问题：ghdl1-llvm...
我使用的是iceFUN FPGA 板，并且有一个可以以 1 Hz 的频率闪烁 LED 的工作设计。 它使用 GBIN5 上连接的外部 12 Mhz 时钟。 我想实例化一个pll来增加内部
在 systemverilog 模块中使用包内的 VHDL 函数时出错。混合 VHDL - SystemVerilog -mixedsvvh 示例
我展示了一个非常简单的示例的 VHDL 和 SystemVerilog 代码。 我想知道是否可以做我正在尝试的事情。如果是的话，为什么我会收到错误考虑到我正在使用
我想弄清楚为什么简单计数器的输出不稳定。我使用的是基于 GW2A-LV18PG256C8/I7 FPGA 的 Sipeed Tang Primer 20k 开发板。我创建了简单的项目，它使用...
所以，这段代码是给我来修复的，这让我想知道它实际上应该如何工作。这里的关键陷阱是在一个进程中设置/清除相同输出的多个 IF 语句。那么哪一个&...
调试使用 SVA 的 VHDL 和 Systemverilog 简单示例。无法理解的 Z 和 X 值
我使用 VHDL 创建了一个简单的触发器实例和测试平台。 此外，我想使用 systemverilog 中的属性断言进行调试。尽管 sva 错误工作正常，但被报告...
在哪里强制 xilinx ISE 使用 block-ram？
我合成了一个小设备来测试 block-ram 推理。 我收到 XST 发来的消息： 小 RAM 将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源...
我写了一个VHDL代码如下： IEEE 图书馆； 使用 ieee.std_logic_1164.all； 使用 ieee.numeric_std.all； -------------------------------------------------- ----------------------------------------------------------...
我的这部分代码是不可合成的，因为循环执行的次数不确定。我是 VHDL 的初学者，如何将其转换为可综合的形式？ 注：我
在我的硬件设计中，需要以之字形方式访问数据。我有一个解决方案，为我提供 8x8 矩阵的读取地址序列，以便我们以锯齿形方式读取它。不过，我是
有没有办法告诉模拟器（我正在使用 Modelsim）在不由任一双向接口驱动时将信号拉至弱“H”？ 例如，如果我有一个 I2C 信号 I2C_SDA t...
我正在用 VHDL 编写浮点乘法器。这是代码和测试平台。问题是我得到的大部分结果都是错误的。我在模拟中观察到它看起来像......
我正在为浮点加法器/减法器编写代码。我有多个错误，所以我正在调试。此时，当尝试模拟时，我在代码下方收到错误： IEEE 图书馆； 使用 IEEE。
我正在编写浮点加法器/减法器的代码。我有多个错误，所以我正在调试，此时，当尝试模拟时，我在代码下方收到错误： IEEE 图书馆； 使用 IEEE。
我有兴趣了解有关 EDA 学院的按需培训选项的更多信息。我如何注册这些课程？它们涵盖哪些主题？ 我访问过他们的网站，但需要更具体的信息
我面临这个问题，我被要求在VHDL中实现一个函数，它接受一个整数并返回一个bit_vector，假设这个整数由4位表示。 我已经不想使用了...
我正在 VHDL 上制作维特比解码器，几乎一切似乎都按计划工作，所有数组都正确填充。 唯一的问题是输出解码位的最后一步......