vhdl 相关问题

我写了一个VHDL代码如下： IEEE 图书馆；使用 ieee.std_logic_1164.all；使用 ieee.numeric_std.all； -------------------------------------------------- ----------------------------------------------------------...

vhdl fpga lattice

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如何制作没有明确界限的可综合的 while 循环？

我的这部分代码是不可合成的，因为循环执行的次数不确定。我是 VHDL 的初学者，如何将其转换为可综合的形式？注：我

while-loop vhdl synthesis

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生成NxN矩阵之字形扫描的读地址和写地址

在我的硬件设计中，需要以之字形方式访问数据。我有一个解决方案，为我提供 8x8 矩阵的读取地址序列，以便我们以锯齿形方式读取它。不过，我是

arrays algorithm vhdl

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弱“H”，模拟中输入输出双向信号上拉

有没有办法告诉模拟器（我正在使用 Modelsim）在不由任一双向接口驱动时将信号拉至弱“H”？例如，如果我有一个 I2C 信号 I2C_SDA t...

vhdl modelsim

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VHDL 浮点乘法器

我正在用 VHDL 编写浮点乘法器。这是代码和测试平台。问题是我得到的大部分结果都是错误的。我在模拟中观察到它看起来像......

floating-point vhdl delay

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浮点加法器/减法器 - 边界检查错误

我正在为浮点加法器/减法器编写代码。我有多个错误，所以我正在调试。此时，当尝试模拟时，我在代码下方收到错误： IEEE 图书馆；使用 IEEE。

floating-point vhdl

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VHDL 浮点加法器/减法器 - 边界检查错误

我正在编写浮点加法器/减法器的代码。我有多个错误，所以我正在调试，此时，当尝试模拟时，我在代码下方收到错误： IEEE 图书馆；使用 IEEE。

floating-point vhdl

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如何报名参加EDA学院的点播培训课程？

我有兴趣了解有关 EDA 学院的按需培训选项的更多信息。我如何注册这些课程？它们涵盖哪些主题？我访问过他们的网站，但需要更具体的信息

verilog vhdl formal-verification cadence eda

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VHDL 编码..从整数到位向量的转换

我面临这个问题，我被要求在VHDL中实现一个函数，它接受一个整数并返回一个bit_vector，假设这个整数由4位表示。我已经不想使用了...

vhdl

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维特比解码器VHDL项目

我正在 VHDL 上制作维特比解码器，几乎一切似乎都按计划工作，所有数组都正确填充。唯一的问题是输出解码位的最后一步......

vhdl decoder viterbi

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VHDL - 多个 RAM 驱动相同的输出

我无法让我的 VHDL 项目正常运行。到目前为止，我已经实例化了多个具有单独数据输出的 RAM 组件。组件内存港口（时钟...

vhdl ram

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Vivado 中的时序仿真出现错误

我正在尝试使用 LUT6 原语在 Xilinx Vivado 中实现和模拟环形振荡器。运行行为模拟时，它运行良好，并且我可以看到信号每 5 ns 切换一次......

vhdl simulation xilinx lookup-tables vivado

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输入数据未加载到寄存器中 - 仅在综合后时序仿真中出现问题 [VHDL][Vivado]

这是什么我正在尝试创建一个简单的 FIR 滤波器。我要向您展示的可能不完全是 FIR 滤波器，因为出于教育目的，我正在逐渐增加项目的复杂性......

vhdl vivado

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未知原因未初始化的信号值

我尝试在主模块下使用3个相同类型的组件，但显示的输出值未初始化。似乎我编写的代码以某种方式强制某些相反的值......

vhdl uninitialized-constant

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代表vhdl的2个十六进制二进制数字

在VHDL中，如果X'1 =>“0001”，则X'3 =>“0011”。即，1 个十六进制数字代表 4 个二进制值，鉴于内存中只有特定的位范围，我如何以十六进制表示仅 2 个二进制值。在这个...

binary hex bit-manipulation vhdl hardware

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