vhdl 相关问题

在VHDL中增加std_logic_vector

我开始使用VHDL，但遇到了一些问题。我想将 1 加到 std_logic_vector 中。我看到这个问题已经被问过，但仍然不起作用。这就是我所做的 IEEE 图书馆； 使用 IEEE。

如果灵敏度列表只有一个信号并且测试为1，那么“时钟事件”有什么用处？

我想知道有什么区别 进程（时钟） 如果（时钟='1'）那么 和 进程（时钟） if (clk'event and clk = '1') then 我认为定义的敏感度列表表示状态

为什么我无法写入/读取自定义 AXI lite 外设的寄存器

我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。那么这些块已经通过Run Connection成功连接了

我的计数器“4位BCD计数器”不能正常工作！

我设计了4位BCD计数器和BCD转7段转换器作为我在大学的一门课程的项目。 这是电路：http://img849.imageshack.us/img849/930/111vr.png 而他...

Verilog 切片方向与 VHDL 不同

我有一个 VHDL 实体，其中包含一些不受约束的 std_logic_vector 端口，该实体由明确定义这些端口宽度的 verilog 模块包装。 Verilog 包装器： 模块 conv_wrapper (din,dout,clk,ce);

如何在VHDL中强制使用block ram而不是LUT？

xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位） 虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...

使用 MESI 协议，写入命中也会使处理器停止运行，对吗？

我正在做一个项目，该项目是在 VHDL 中实现具有某种缓存一致性（我选择 MESI）的双处理器系统。我只想确认一件事：共享 c 上的写入命中...

VHDL ALU 综合期间的进位输出问题

我正在尝试用 VHDL 构建和综合 ALU，但我一综合就遇到了问题。 我希望我的 ALU 有一个操作码，用于添加我的两个 N 位输入和一个可以由 in...设置的进位

向量乘法

我知道如果我想要两种类型相乘，我必须将它们设置为有符号/无符号，但是如果我想要乘以具体的两个向量怎么办？ 这就是我所拥有的： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164....

有没有办法使用子类型定义来约束数组元素？

假设我有以下类型定义： 类型 my_type 是记录 a：std_logic_vector； 结束记录； type my_type_a 是 my_type 的数组（整数范围 <>）； 子类型 my_subtype 是 my_type(a(7

定义记录的自定义属性

假设我有一个自定义记录类型： 类型 CustomRecord 是记录 S：签署； V：std_logic； 结束记录； 我们通过使用来实例化它 信号 X : CustomRecord(S(21 downto 0)) 这很好。但是...

使用``ghdl -a```编译VHDL文件遇到错误````ghdl:error:安装问题:ghdl1-llvm not found```

我最近尝试使用 ghdl ghdl -a --ieee=synopsys --work=work Matrix_Data_Structure.vhd 编译 .vhd 文件，出现以下错误： ghdl:错误：安装问题：ghdl1-llvm...

VHDL 中的ice40hx8k pll

我使用的是iceFUN FPGA 板，并且有一个可以以 1 Hz 的频率闪烁 LED 的工作设计。 它使用 GBIN5 上连接的外部 12 Mhz 时钟。 我想实例化一个pll来增加内部

在 systemverilog 模块中使用包内的 VHDL 函数时出错。混合 VHDL - SystemVerilog -mixedsvvh 示例

我展示了一个非常简单的示例的 VHDL 和 SystemVerilog 代码。 我想知道是否可以做我正在尝试的事情。如果是的话，为什么我会收到错误考虑到我正在使用

计数器输出与真实fpga中vhdl中的clk不同步

我想弄清楚为什么简单计数器的输出不稳定。我使用的是基于 GW2A-LV18PG256C8/I7 FPGA 的 Sipeed Tang Primer 20k 开发板。我创建了简单的项目，它使用...

VHDL if 语句优先级

所以，这段代码是给我来修复的，这让我想知道它实际上应该如何工作。这里的关键陷阱是在一个进程中设置/清除相同输出的多个 IF 语句。那么哪一个&...

调试使用 SVA 的 VHDL 和 Systemverilog 简单示例。无法理解的 Z 和 X 值

我使用 VHDL 创建了一个简单的触发器实例和测试平台。 此外，我想使用 systemverilog 中的属性断言进行调试。尽管 sva 错误工作正常，但被报告...

在哪里强制 xilinx ISE 使用 block-ram？

我合成了一个小设备来测试 block-ram 推理。 我收到 XST 发来的消息： 小 RAM 将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源...

FPGA 高效 (a) 同步复位

我记得不久前读过，异步或同步复位在 FPGA 中实现起来更有效，因为触发器已经有一个，但另一个需要额外的...

我需要有关 VHDL 代码综合的帮助，它可以综合吗？

我写了一个VHDL代码如下： IEEE 图书馆； 使用 ieee.std_logic_1164.all； 使用 ieee.numeric_std.all； -------------------------------------------------- ----------------------------------------------------------...