这个问题可能有点不适合 StackOverflow，但是编译器和 Verilog（可以被认为是编程语言）都与这个项目有关。
在哪里可以找到从 Verilog 语言到 GDSII 格式或网表的开源（或可下载且免费用于非商业用途）编译器？有很多 Verilog 模拟器（将其编译为本机机器代码或 C），很多 Verilog-to-FPGA 编译器，但我想要编译器，能够从 Verilog 生成晶体管的几何结构。
Netlist 是 http://en.wikipedia.org/wiki/Netlist - IC 元件的互连，例如晶体管、电阻器甚至单元（？）。它可以转换为 GDSII，但如果编译器适用于“Verilog->Netlist”，我还需要一个免费转换器“Netlist->GDS2”。
GDSII http://en.wikipedia.org/wiki/GDSII - 是 VLSI 集成电路 (IC) 的一种格式，为 IC 制造厂所接受。对于一个人来说，在硅中制造 GDSII 几乎是不可能的，但我认为，尝试编译小例子可能会很有趣。
这个编译器可以使用“完全定制”（它将自己绘制所有晶体管），或“基于单元”设计（verilog 被编译成一些库单元的几何集合）。
当然，所需的编译器可以是大学项目，无法编译大型verilog项目。
通常步骤是：
Verilog -> [编译器] -> 门级网表 -> [布局布线工具] -> GDSII
您还需要一个开源单元库。快速进行网络搜索，可能会出现布局和布线工具。
这可能是最后一个要征服的开源计算堆栈，我们已经有了 GNU/Linux、GCC，也许还有一些开源 CPU。但并不是完整的芯片设计流程。您指的是电子设计行业 (EDA) 术语中的布局布线 (P&R)。据我所知，开源社区中还没有具有竞争力的VLSI流程，开发一个完整的布局布线解决方案所需的投资非常大，达到数百万美元，这种商业工具的例子有：Design Compiler 、来自 Cadence 的 Encounter、来自 Synopsis 的 IC 编译器等。 P&R 的一些算法起源于学术界，您可能会在这里或那里找到一些代码，但不是完整的解决方案。
您可以找到 SPICE，这是一种电路模拟器，铸造厂和 CAD 公司用它来生成其单元库 http://en.wikipedia.org/wiki/SPICE
这些是学术和开源标准单元库的一些链接， http://www.vlsitechnology.org/ http://www.vtvt.ece.vt.edu/vlsidesign/cell.php 但我不确定它们是否可以用于实际生产。但肯定是 EDA 工具流程中的首要成分之一。
教授。来自 UCSD 的 Andrew Kahng 是 UCSD 的 VLSI 研究员，他保留了 VLSI 有用软件列表，此处：http://vlsicad.ucsd.edu/Resources/SoftwareLinks/index.html 但其中一些EDA 链接已损坏。伯克利的这份列表也可能有帮助：http://embedded.eecs.berkeley.edu/pubs/downloads/
如果您或某人可能找到一些 P&R 开源代码，请告诉我。希望这有帮助。
查看 Fedora 的 FEL 项目：http://spins.fedoraproject.org/fel/#portfolio
用于单元设计编译的实际工具是 http://www-asim.lip6.fr/recherche/alliance/doc/design-flow/tools.html#boog（仅适用于 VHDL）