verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

如何在Verilog中定义带参数的模块？

我想定义一个带有参数的添加模块，但是我对新实例的声明不太顺利。我想定义这个模块的一个实例：模块添加#(参数wd=1)（输入线...

verilog system-verilog

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在模拟代码中访问 Verilog genvar 生成的实例

这是一个Verilog相关的问题。我正在使用 XILINX ISE 作为开发环境。我正在尝试访问模拟中使用 genvar 自动生成的变量，但我建议...

simulation verilog hdl synthesis

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在verilog中生成自定义波形

我尝试使用下面的代码在verilog中生成波形，但结果不符合预期。初始开始 d = 1'b0; #8 d <= 1'b1; #15 d <= 1'b0; end Its initial value is 0(OK),...

verilog

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系统 Verilog 调度程序

根据我对系统verilog事件调度程序的理解，我认为在每两个模拟步骤之间我们可以有几个增量周期，每个增量周期可以有许多事件，这些事件是

verilog system-verilog

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用 1 扩展值

在 SystemVerilog 中将窄位向量分配给较宽的位向量时，如下所示：逻辑[3:0]窄；逻辑[7:0]宽；指定宽=窄；它将零扩展缩小。有没有一种好的方法可以与前任...

verilog system-verilog

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reg qb；不能由原语或连续赋值驱动

我正在尝试在 Icarus Verilog 上制作 SR 触发器。触发器模块：模块 srff(sr,clk,q,qb); 输入[1:0]sr；输入时钟；输出reg q,qb; 总是@(posege clk)开始案例（...

verilog hdl iverilog

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如何制作具有功能的多路复用器？

我的任务是根据给定的表创建一个多路复用器。到目前为止，这就是我所拥有的。 A 和 B 是通过切换开关的 4 位输入，S 是 MUX 控制器，Cin 是我们分配切换的进位

verilog system-verilog digital-logic

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Verilog如何制作带功能的多路复用器？

我的任务是根据给定的表创建一个多路复用器，到目前为止，这就是我所拥有的。 A 和 B 是通过切换开关的 4 位输入，S 是 MUX 控制器，Cin 是我们分配切换开关的进位...

verilog digital-logic

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Mealy 序列检测器中的“无效模块实例化”错误 - Verilog

我为 Mealy 状态机定义了一个模块，用于检测特定序列。我没有对状态进行编码，这通常是更好的选择，因为我想以其他方式进行编码（我看到了类似的示例...

verilog

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流水线架构中 Verilog 中的信号传播问题

我正在研究一种混合排序流水线架构，它结合了双调排序和双向插入排序。我已经实现了双调排序（BSU）单元和双向单元

verilog system-verilog

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使用结构 Verilog 输出的移位寄存器设计 X

我正在使用分层结构Verilog 设计一个移位寄存器。我设计了一个 D 触发器和一个使用 3 个选择输入的 8 比 1 多路复用器。我正在尝试将它们放在一起以获得完整的...

verilog gorilla flip-flop shift-register

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如何以递归方式编写移位寄存器

我想知道是否有递归的方式来编写已经具有触发器模块的移位寄存器？模块DFF_N(Q,D,CK); 输出Q；输入D、CK； reg Q；总是@(nege...

verilog shift-register

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移位寄存器 Verilog

我对 HDL 语言非常陌生。我有一个关于如何对移位寄存器进行编程的问题。（我知道我转向另一个方向）。为什么本书使用wire[N-1:0] r_next？我的缺点是什么

verilog vlsi shift-register

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串行输出移位寄存器不确定

我写了一个并行输入串行输出移位寄存器，我在这里展示。模块shiftreg32b（clk、reset、shift、carrega、in、regout）；输入时钟；输入复位、移位；输入卡雷加；我...

verilog system-verilog shift-register

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无法获得移位寄存器分析和观察的输出

我正在开发具有左移和右移功能的 Verilog 移位寄存器。代码可以编译，但是当我运行测试时，shift_left 和 shift_right 的输出根本没有变化。它是...

verilog system-verilog shift-register

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Verilog 如何处理 posege 与 VHDL 的rising_edge()？

我一直在学习 Verilog，因为我正在上一门课，遇到了一些对我来说有点奇怪的东西。如果我用 VHDL（我更习惯）编写 DFF，我会这样做： DFF：过程...

verilog vhdl

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时钟实现导致模拟无限循环

我刚刚开始学习Verilog并制作了一个系统时钟及其各自的测试台，但它在测试台中陷入了无限循环。请你帮助我好吗？下面是实现...

verilog infinite-loop clock iverilog

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Verilog 时钟实现出错了

我刚刚开始学习Verilog并制作了一个系统时钟及其各自的测试台，但它在测试台中陷入了无限循环。请你帮助我好吗？下面是实现...

verilog infinite-loop clock iverilog

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在 Verilog for 循环中声明变量

我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是

verilog system-verilog fpga

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如何以可扩展的方式创建约束？

我想写这个约束： A、B 和 C 均为 1 位宽 50% 的时间所有 3 个都被禁用。 10% 时间 A 单独启用。 B 和 C 一起启用的时间为 10%。所有 3 个一起启用 30% 我只知道怎么...

constraints verilog system-verilog

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