verilog 相关问题

错误 (10200)：top_module.v(12) 处的 Verilog HDL 条件语句错误：无法匹配操作数

我有三个版本的代码，我不想要逻辑明智，但为什么语法明智。 模块顶部模块（ 输入时钟， input areset, // 异步高电平有效复位为零 输入负载， 输入ena， ...

模拟访问RAM内容时看不到任何东西

我在尝试设计 SRAM 存储器时遇到了问题。更具体地说，存储器是时钟控制的，具有写入使能 - 当高电平时，可以写入数据，当低电平时，可以读取数据 - ，一个地址...

无法从 SRAM 加载/存储数据：读取数据未知

我有一个与 SRAM 存储器的 Verilog 实现相关的问题。模块 sram_1port 应该是一个时钟地址可寻址 SRAM 存储器，具有读使能信号和写使能...

Verilog 到 GDSII 编译器（开源）

这个问题可能有点不适合StackOverflow，但是编译器和Verilog（可以被认为是编程语言）都与这个项目有关。 我在哪里可以找到开源（或

在同一个always块中多次分配同一个寄存器，但条件不同

我有一个问题。 所以我知道在这段代码中： 注册一个； 总是@(posege clk)开始 if (enable1) 开始 一个<= 0; end if (enable2) begin a <= 1; end end enable2 gets

为什么尽管在每个状态下驱动所有信号，但在我的 FSM 设计中仍会推断出锁存器？

我正在 Verilog 中进行 FSM 设计，并在 Design Vision 中进行综合期间推断出锁存器。下面是我的 FSM 的 Verilog 代码： // 控制路径 //控制路径 总是以@(*)开始 ...

输出未按预期更新

这几天我一直在玩verilog，我才刚刚开始，我已经从NAND实现了几个逻辑门，它们正在工作，但现在我在尝试在OR上执行时遇到了死胡同

输出未按预期更新

这几天我一直在玩verilog，我才刚刚开始，我已经从NAND实现了几个逻辑门，这些逻辑门正在工作，但现在我在尝试在OR上执行时遇到了死胡同

如何从文件夹中的iverilog命令行指令中添加除一个文件之外的所有文件？

我明白，如果我想包含所有 Verilog 文件，我可以通过添加如下文件来实现： iverilog /Users/kp/Desktop/all_new2/*.v -s testbench.v 它获取 all_new2 文件夹中的所有文件...

Verilog：如何用本地参数、$bits 或其他东西替换 8'b？

示例代码中'localparam CMD_MSB = 7;'在单独的项目文件中创建。其他三行在我的设计文件中。 CMD_MSB 可以在我不知情的情况下更改值。有没有...

不能在$display中使用“string”类型

我正在使用 Icarus Verilog 最近的主分支构建。 我应该期望以下运行吗？ 模块 string_display(); //reg [10:0][7:0] x = "初始"; 字符串x =“初始”；

Verilog 模块未被调用

我正在开发一个程序，它将获取 BCD 值，将其转换为二进制，然后将给定值倒数到 0。BCD 转换模块工作完美，但似乎是我的“微波”模块.. .

静态任务与自动任务

我正在尝试理解静态任务。在这里，我了解到 Thread1、2 和 3 是同时发生的，并且 _time 和 t_name 是任务内的静态变量。当我模拟代码时，我得到...

Xilinx Vivado 2023 IP 模块设计问题：无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出

我使用的是 Vivado 2023.1，我无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出。请看一下附件。 RTL 如下 模块

为什么在函数调用中使用三元运算符会出现语法错误？

我正在 SystemVerilog 中编写代码，并且尝试使用三元运算符在两个函数调用之间做出决定。这是我的代码： 模块 tb； 整数a = 1，b = 4； 初始开始 b > a ? $

为什么在 SystemVerilog 中使用三元运算符和函数调用时会出现语法错误？

我正在 SystemVerilog 中编写代码，并且尝试使用三元运算符在两个函数调用之间做出决定。这是我的代码： 模块 tb； 整数a = 1，b = 4； 初始开始 b > a ? $

限制随机化，对于 16 位变量，连续 2 位设置为 1，其他位设置为 0

我需要编写一个约束来随机化，对于 16 位变量，连续 2 位设置为 1，其他位设置为 0（即 16'b0000_0000_0011、16'b0000_1100_0000 等）。 我尝试使用 $

当 RTL 模块内实例化的门网表模块的矢量端口已被 P&R 工具拆分为各个位时的 Verilog 端口映射

我必须运行 RTL 模拟，其中所有源代码都是 verilog（系统 verilog）文件，但我感兴趣的模块是门网表模块。当然，我必须在

处理 verilog 模块中无效或非法输入组合的最佳实践是什么？

当我为需要多个控制输入的较大项目编写模块时，处理无效或非法输入组合的最佳实践/标准是什么？ 例如，我有...

使用向量进行 Verilog 赋值

我正在尝试使用向量下标在verilog中将数据从一根线分配到另一根线。这是我能想到的最简单的实现，可以用来演示我遇到的问题。