verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

如何找到任意给定次数的不可约多项式来将两个多项式相乘？

我正在致力于在 FPGA 上实现 Galios Field Multiplier。我想实现可以乘以 163、253、288、409 和 571 次的乘法器。我找到了一个算法来实现

cryptography verilog curve

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与给定的测试平台相比，Verilog Perceptron 流水线模块输出落后一个时钟

我为我需要完成的实验室设计了一个单层感知器。它按预期完美运行，与给我们的测试平台相比，我收到了预期的输出。唯一的问题是...

verilog system-verilog fpga vivado

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Verilog 模运算

我正在尝试用verilog设计一个模块来执行可综合的模运算。我想使用生成将以下算法中的 % 运算符替换为可合成的模运算

verilog vivado

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如何修复错误？

我正在使用理想的SRAM和CPU设计一些数据总线系统的代码。我想写入内存mem[0] -> IR，并读取内存IR -> mem[1]，最后写入内存mem[1] -> DR。但我...

verilog

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BCD 计数器和 JK 触发器的实现问题

我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，

verilog system-verilog hdl

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使用yosys进行增量合成

对于使用 Yosys 进行综合的多文件 Verilog 项目，脚本通常如下所示： # 读取所有文件 read_verilog *.v ＃合成合成顶部 # 输出...

scripting verilog synthesis yosys

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如何在 FPGA 中综合这段代码？这也可以在 ASIC 中综合吗？

下模块型号#(参数数据宽度=32 ) ( 输入[DATA_WIDTH-1:0] din，输出逻辑输出）；逻辑 [$clog2(DATA_WIDTH):0] 累加；整数我；分配dout = (din[0] ~^ din[DATA_WIDTH-1]);

verilog system-verilog

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重命名的时钟是同步的吗？

假设我有一个代码：线时钟1；线时钟2；分配clk1 = Clk；分配 Clk2 = Clk；现在，clk1 和 clk2 用于为各个模块提供时钟并遍历设计的层次结构。某处...

verilog fpga

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HDLBits边缘检测关于如何更新边缘状态的问题

我正在尝试在 HDLBits 上进行关于边缘检测的 Verilog 练习。但是，我很困惑，无法理解使用 if ({d_last, in} == 2'b01) 和 pedge <= in & ~d_last ? Ar...

verilog system-verilog

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HDLBits Edgedetect 关于如何更新边缘状态的问题

我正在尝试在 HDLBits 上进行关于边缘检测的 verilog 练习。但很困惑，无法理解使用 if ({d_last, in} == 2'b01) 和 pedge <= in & ~d_last ? Aren't...

verilog system-verilog

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这段代码中B和C的正确值是多少？

A类；函数 int foo(); 整数a；返回++a；结束功能末级计划tb；一个=新的；整数b，c；初始开始对于 (int i = 0; i < 10; i++) b...

verilog system-verilog

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如何在verilog中使用Coregen消除从块ROM读取数据时的1个时钟延迟？？

我正在尝试通过加载 .coe 文件使用 coregen 从阻塞的 ROM 中读取数据。但地址初始化时，数据会在一个时钟延迟后到达。我想要地址和数据在同一时钟周期。我...

module verilog rom

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简单的组合逻辑赋值失败

我用 Verilog 编写了一个简单的虚拟模块。它基本上将值从输入复制到输出。模块虚拟（输入时钟，输入[7:0]向量1[3:0]，输出 reg [7:0] 矢量2 [3:0] ）；

verilog hdl test-bench

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Verilog 中的简单组合逻辑分配失败

我用verilog编写了一个简单的虚拟模块。它基本上将值从输入复制到输出。模块虚拟（输入时钟，输入[7:0]向量1[3:0]，输出 reg [7:0] 矢量2 [3:0] ）；

verilog vhdl hdl

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优化 8 至 1 多路复用器（32 位输入），延迟最短

我正在尝试用 Verilog 编写 8 比 1 多路复用器代码，并具有尽可能短的延迟。因为我正在尝试减少项目中的“松弛”，并且在这条路径中，多路复用器需要

verilog timing

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优化 8 至 1 多路复用器（32 位输入），延迟最短 (Verilog)

我正在尝试用verilog编写一个8比1的多路复用器代码，并且延迟尽可能短。因为我正在尝试减少项目中的“松弛”，并且在这条路径中，多路复用器需要......

verilog timing

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与Verilog仿真实时通信

我希望能和verilog仿真实时交流，就像我在某个地方输入一个数字，verilog 模拟可以读取它并显示它。所以我找到了一种使用读/写文件来通信的方法...

c verilog simulation communication

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@(posedge clk) begin end.... 和 @(thoughtge clk); 有什么区别？

有什么区别：永远的开始 @kedge(clk) begin // 没有分号 if(vif.sof == 1) 开始 //这里有一些代码结尾结尾结尾永远的开始 @姿势...

verilog system-verilog

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仅重定向 vivado tcl 命令 launch_simulation 的模拟输出

我有一个包含大量 $display 和 $monitor 命令的 verilog 测试平台。我正在使用 launch_simulation 命令在 tcl 命令行上运行模拟。该命令生成大量信息并且...

tcl verilog vivado

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如何从Verilog中的单独模块调用任务？

我是 Verilog 新手，如果有人能帮助我解决这个问题，我将非常感激。我有一个任务写在一个单独的文件中 - “task.v”：模块task_create(); 任务分配_inp； reg a,b,c,d...

task verilog iverilog

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