verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

FPGA 上的 UART 通信未按指定波特率按预期工作

我的 FPGA 有一个 UART 通信系统，我将 FPGA 设置为 9600 的波特率。不幸的是，当我尝试发送数据测试数据时，我以 9600 的波特率从笔记本电脑发送到 FPGA，得到

verilog fpga uart hdl

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Systemverilog/Verilog VCP2000“语法错误。意外的标记：class[_IDENTIFIER]。”

我无法弄清楚这里的代码有什么问题： https://www.edaplayground.com/x/SpPU 代码片段 1 // 在这里编写你的测试平台 2 // 或浏览示例 3 4 类 myclass； 5 末班错误

verilog system-verilog

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Verilog 4位比较器结构模型

我想设计一个4位比较器作为使用2位比较器的结构模型。如附图所示，给Gt_I、Eq_I、Lt_I各自赋予初始值后，需要

verilog

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验证器，运行模拟器给出：无效参数

我正在遵循本教程。在第 24 页上，我没有得到教程中谈到的 Makefile。当我运行 ./thruwire 时，它显示： bash: ./thruwire: 无效参数。这是我的 thruwire.v：模块直通（...

verilog simulation verilator

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寄存器写操作灵敏度

在一些微控制器的外设上，我们有写敏感和读敏感寄存器。例如，串口有一个TX寄存器，对它们的写操作会触发一些动作。我想要

verilog

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寄存器写操作灵敏度

在一些微控制器的外设上，我们有写敏感和读敏感寄存器。例如，串口有一个TX寄存器，对它们的写操作会触发一些动作。我想要

verilog

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Verilog 切片方向与 VHDL 不同

我有一个 VHDL 实体，其中包含一些不受约束的 std_logic_vector 端口，该实体由明确定义这些端口宽度的 verilog 模块包装。 Verilog 包装器：模块 conv_wrapper (din,dout,clk,ce);

slice verilog vhdl vivado

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使用循环访问生成的模块

我有以下示例设计：模块测试模块（）；逻辑数据；任务set_data(输入逻辑data_i); 数据=数据_i；结束任务终端模块模块测试（）；对于 (genvar i = 0; i < 2; i...

verilog system-verilog

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我的 verilog 代码出现此错误，“常量表达式的非法操作”

当我编译这段代码时，我收到以下错误。模块 mv2_generate ( 输入[127:0]c_array[1:0]，输入[127:0] p_array [1:0]，输入[127:0] p1_array[1:0]，输出寄存器...

verilog iverilog

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事件控制中的时钟不明确

我想从输入时钟clk_in生成一个慢速时钟，但它显示以下错误：事件控制中的模糊时钟模块 clk_div_h(rst, clk_in, clk_div); 输入rst，clk_in；欧...

verilog fpga clock xilinx divider

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事件控制中的时钟不明确

我在xilinx vivado中写了这样的verilog代码：模块a（输入clk，输入clk1，输出reg [4:0] acc）最初的开始 acc = 5'd0; 结尾始终@（posege clk或posege clk1）开始 ACC <= acc+1; end

verilog xilinx vivado

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如何查看信号驱动强度？

如何检查线路上的信号驱动强度？是否可以？通常，我们只能使用条件检查 == 或三重等于 === 来检查连线的逻辑值 1 或 0。但它确实...

verilog system-verilog

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变量范围verilog：为什么任务中的$display打印全局变量sig而不是任务中声明的局部变量sig

当我运行这个程序时，我从两个显示器上得到 sig value = 3 为什么任务中的 $display 采用全局变量 sig = 3 而不是任务中声明的局部变量 sig =...

scope verilog

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线或归约数组是错误的

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

verilog system-verilog quartus

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线减少阵列工作错误

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

verilog system-verilog quartus

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我的测试平台只显示不关心我的输入

当我测试我的数据流模块时，我的所有输入都显示为无关。我不确定问题出在哪里。可能是我的方程或我的测试台本身？这是我的代码。数据流：模块收费...

verilog questasim

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总是#delay begin 与always begin #delay

波形图为什么在 35ns 时 a = 1 而 y = 0？ Always begin #delay 块和always #delay begin 块有什么区别？模块 tb；注册；注册一个； //$monitor("时间...

verilog

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结构元素数组的随机约束

typedef enum {HEARTS, DIAMONDS, CLUBS, SPADES} 花色； typedef enum {TWO = 2、三、四、五、六、七、八、九、十、杰克、皇后、国王、王牌} 值；类型定义结构{ randc 套装卡_类型；...

constraints verilog system-verilog hdl test-bench

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Systemverilog 中结构元素的约束

constraints verilog system-verilog hdl test-bench

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Iverilog 包含文件无法找到并且模块丢失[重复]

我编写Makefile来编译我当前的项目。但在testbench中找不到包含文件和模块。错误信息生成文件来源清单如果我把所有的源文件都放在...

compilation verilog iverilog

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