Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
如何使用 Synopsys 的 vcs 模拟器编译并运行单个 verilog/systemverilog 文件？ （参见 https://www.synopsys.com/verification/simulation/vcs.html）
如何使用Questa模拟器编译并运行单个verilog/systemverilog文件？
我的练习是使用 3 到 8 解码器制作 6 到 64 解码器。我已将其实现如下： 模块 dec_3_8 ( 输入线[2:0]中， 输出线[7:0]输出， 输入英文 ）； 根瓦尔一世； 将军...
D 型触发器 - Verilog 中的行为与门级建模，状态转换时序
在 Verilog 中使用门级建模与行为建模对 D 型触发器进行建模似乎会导致在时钟信号的不同边沿发生状态转换。我确定我失踪了
我为寄存器组寄存器组编写了代码，并在 ISE 软件上进行了综合，但我没有得到完整的时序报告，特别是设计的延迟（综合报告下的部分）。 ...
我决定使用verilog任务功能来编写通用且可读的代码，但我遇到了麻烦。 当我用 Task 编写和调用它时，它看不到电路的输出，它只写......
至于标题减少或在循环中进行位切片时未按预期工作。 这是我所拥有的内容的摘录： 逻辑[3:0][1:0]quad_mask_dq_qq; 逻辑[1:0] dfifo_rrdy_qq; 总是_梳...
SystemVerilog 测试平台：制作具有运行时确定宽度的逻辑数组
我在 SystemVerilog 中有一个类，它代表我系统中的抽象数据事务。它看起来像这样： 类 #(参数 BIT_DEPTH) MyData; 逻辑[BIT_DEPTH-1:0]数据[]；
我正在尝试为我的verilog 代码使用板载差分时钟。下面是我的 verilog 和约束文件的片段。尽管代码综合得很好，但我看不到 LED ...
我在我的项目中使用 Xilinx FIFO 生成器核心。我有一个模块，比如 M1，它向我正在使用的 fifo 发出 fifo_rd_en 信号。然而，fifo 的读取延迟为 2 个时钟周期。如何
调试使用 SVA 的 VHDL 和 Systemverilog 简单示例。无法理解的 Z 和 X 值
我使用 VHDL 创建了一个简单的触发器实例和测试平台。 此外，我想使用 systemverilog 中的属性断言进行调试。尽管 sva 错误工作正常，但被报告...
综合和推断 ROM 存储器设计中的 quartus prime 问题 - Verilog
当我尝试按照 quartus prime 模板建议为我的项目编写定制 ROM 时，我最终得到了这个模块： // Quartus Prime Verilog 模板 // 单端口 ROM 模块内存 #(
Lattice Diamond Verilog 位置和布线报告中的时序错误
我正在尝试用 Verilog 编写一个简单的频率计数器，我发现如果我尝试复制我的“计数器”寄存器，我会收到一个错误弹出窗口，显示“存在计时错误，并且
我正在 Intel Quartus Prime Lite 23.1 中使用 Arduino MKR Vidor 4000 的模板项目。具体来说，它使用 Cyclone 10 LP 10CL016YU256C8G。 现在我正在尝试编写一个模块...
我在日志目录中有一个文件 abc/xyz.log 。如何确定文件是否存在于 SystemVerilog 类中？如果该文件存在，我想删除该文件。
我试图了解模拟器如何处理延迟控制（通过#），但我无法解释以下两个片段中观察到的差异： (1) 模块顶部(); reg a,b...
如何以及在哪里对此问题执行参数覆盖？ 当我尝试使用 # 覆盖它时，我收到一条警告，指出端口大小与输入和输出或
两个模块每次在时钟脉冲的上升沿交换4位数据。是否可行，在真实设备中会不会发生碰撞？
在 ModelSim 工作区中，有两个具有相同时钟输入的独立模块 A 和 B。 数字 4'b0101 在时间 0 被写入第一个模块的寄存器中，而 4'b1110 被写入寄存器...
代码块下方没有消息窗口 我正在使用 Quartus eda 工具通过 verilog HDL 进行 fpga 作业。 为了编译，我需要消息窗口来了解代码块中的错误。 但我找不到