verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

定义字符串结果的辅助函数？

在我的Verilog代码中，我有这样的语句 $display(" %s r%h, r%h", instrH == ALU8_ADD ？ “添加” ： instrH == ALU8_ADC ？ “ADC”：指令H ==

verilog

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Verilog 辅助函数来定义字符串结果？

在我的Verilog代码中我有这样的语句 $display(" %s r%h, r%h", instrH == ALU8_ADD ？ “添加” ： instrH == ALU8_ADC ？ “ADC”：指令H == AL...

verilog

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防止 Systemverilog 文本替换宏中的参数替换

`定义 CONNECT(i) \ some_mod inst1 (.i(i)); 模块测试(); 逻辑a； `连接(a) 终端模块在 CONNECT 宏中，如何防止在 some_mod ins 的“.i”部分中将 a 换成 i...

verilog system-verilog

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使用向量串联和复制构建一个从 1 开始、后跟 0 的向量

我有以下 Verilog 代码，它抛出一个我无法完全弄清楚的错误：模块错误#(参数WIDTH = 8); reg [宽度 - 1:0] v; 初始开始 <= {1'b1, {

verilog

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使用向量串联和复制在 Verilog 中构建以 1 开头、后跟 0 的向量

我有以下 Verilog 代码，它抛出一个我无法完全弄清楚的错误：模块错误#(参数WIDTH = 8); reg [宽度 - 1:0] v; 初始开始 <= {1'b1, {

verilog

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为什么我的代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。这是我的代码：模块顶部模块（输入时钟，输入复位，//高电平有效

case verilog hdl

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为什么我的verilog代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。这是我的代码：模块顶部模块（输入时钟，输入复位，//高电平有效

case verilog fpga hdl

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HDLBits Dff8p - 使用生成循环时重置不起作用

我正在尝试解决这个 HDLBits 问题，但在提交以下代码时出现了我的问题：模块顶部模块（输入时钟，输入复位，输入[7:0]d，输出[7:0]q ）； ...

verilog hdl flip-flop

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从表达式定义常量

我知道我可以在verilog中非常静态地定义常量： `定义 FETCH_1 0 `定义 FETCH_2 1 `定义ADD_1 2 ... `定义PUSH_2 134 是否可以从表达式创建常量，例如

verilog

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展台编码不起作用，包括模拟

我正在为数组乘法器编写一个 Booth 编码。这是模块之一：模块add_input(M,pos,neg,C); 参数n=8；输入[n-1:0]M；输入正、负；输出[2*n-1:0]C； reg [2*n-1:0]C; 我...

verilog system-verilog modelsim

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“简单”的开始结束块有什么意义？

我正在阅读一些第三方Verilog，发现了这个：函数[31:0]阶乘；输入[3:0]操作数； reg[3:0]索引；开始阶乘 = 操作数 ? 1：0；对于（索引 = 2；

verilog system-verilog

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Verilog BRAM 排序

我想在verilog中推断8x4单端口BRAM，我必须读取RAM的值并对它们进行排序。在排序过程中，我需要通过写入

sorting verilog bubble-sort

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输出端口上有 XXX

我已经编写了一个异步 FIFO 缓冲区，但是当我运行它时，我在输出端口上得到 XXX。我提到了关于 SO 的问题，其中说断言重置信号应该使其工作，但尽管这样做......

verilog hdl xilinx-ise

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编写一个计数器以最小误差逼近分数

我正在用 Verilog 编写 VGA 控制器。我有一个 100 MHz 时钟，我想在 16670 ms 的时间内启用信号 VPIXEL 480 次。显然，我不能每 16670ms/480 ~= 34729.1 启用 VPIXEL...

verilog hdl vga

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将 16 位分配给 4 位

我有这个二进制到bcd代码。最后我得到了4个4bit bcd数字。基本上我可以说这些是十六进制数字。模块 bin2bcd( 输入[13:0] bin，输出 reg [15:0] bcd ); 整数 i； ...

verilog fpga

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在序列检测器中预期时钟边沿之前输出为高电平

我为“1011”序列检测器编写了 Verilog 代码。但是，在模拟中，当接收到“101”时输出为高电平。例如，在实际时钟之前一个时钟周期为高电平...

verilog sequence system-verilog test-bench

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在 verilog 代码中序列检测器中的预期时钟沿之前输出为高电平

先生，我为“1011”序列检测器编写了verilog代码。但在模拟中，当接收到“101”时输出为高电平。 IE。它在实际时钟沿之前的一个时钟周期为高电平。请帮我解决

verilog sequence system-verilog test-bench

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幂运算符**可以与任意大的操作数一起使用吗？

幂运算符 ** 可以与任意大的操作数一起使用吗？例如： reg [100:0] c; reg [15:0] a; reg [15:0] b; c = a**b；操作数是否有最大限制...

verilog system-verilog

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如何在FPGA中通过物理接触实现数据传输？

使用 FPGA，我试图将至少一些数据带入物理接触，但根本没有从文字中产生任何接触。我用Xlinix。代码如下所示：访问的主要模块...

verilog fpga

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在 HDL 中以最小错误写入计数器

我有一个 100MHz 时钟，我想在 16670ms 的时间内启用信号 VPIXEL 480 次。显然，我不能每 16670ms/480 ~= 34729.166ms 启用 VPIXEL 或 34729.166... 100MHz c 的计数...

verilog hdl vga

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