verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

系统verilog结构是如何在硬件中实现的？成员是否被声明为电线？

我见过很多系统verilog程序示例，将数据包表示为打包结构。该数据是否像数据包一样串行传输？一个系统verilog结构是如何实现的...

verilog system-verilog

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有关寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。我试图制作一个倾向于实现内存的模块。然而，该模块的行为并不是我所期望的。之后

verilog cpu-architecture system-verilog

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关于verilog/system verilog中寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。这是我第一次在这个网站上提问。我试图制作一个倾向于实现内存的模块。然而，这种行为...

verilog cpu-architecture system-verilog

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未显示正确的输出

SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...

verilog system-verilog fpga vivado

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输入特征图和神经网络权重的缓冲区问题

我正在研究 Verilog 实现，涉及两个缓冲区数组，一个用于输入特征图，另一个用于神经网络权重。我的目标是在

verilog

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输出比预期晚 1 个时钟周期

我想测试一个简单的 Verilog 模块，如果在 3 变量输入中找到最小项 2、3、5 或 7，则该模块输出 1。该模块如下所示：模块 Modified_prime_Detector( 输入[2:0]，我...

verilog register-transfer-level

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Verilog 输出比预期晚 1 个时钟周期

verilog register-transfer-level

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verilog 中的缓冲区数组

我正在尝试在 Verilog 中实现一个缓冲器阵列，其中当输入信号 (data_valid) 处于活动状态时，数据将在时钟信号 (CLK) 的上升沿上波动通过缓冲器。豪...

verilog system-verilog

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RISVC 单周期处理器数据路径和测试平台

我将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像参考波形，但不知何故我的波形最终以每个...

verilog cpu-architecture vivado

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RISVC 单周期处理器数据路径和测试平台

在本实验中，假设您将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像这样，但我不知何故最终得到了一切......

verilog cpu-architecture vivado

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将常量存储在文件中，用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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如何在Verilog中初始化大型数字滤波器的系数？

我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...

verilog signal-processing fpga vivado digital-design

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将文件中的值存储为常量，并将它们用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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Verilog 将文件中的值存储为常量，并将它们用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

file module constants verilog

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UVM RAL：NULL 指针取消引用

我是使用 UVM RAL 的初学者。我正在尝试使用 UVM_BACKDOOR 通过 DUT 寄存器进行访问。我认为这不需要适配器和预测器。我这样想也许是错误的。下面是我的代码

verilog system-verilog verification uvm

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确定 SystemVerilog 中的模块是否可综合

我正在使用 SystemVerilog 在 FPGA 上实现最大池模块。每个字的长度为 64 位，输入数据为 28 x 28 个字的网格（即 28x28 像素的图像）。过滤器尺寸为2...

conv-neural-network verilog system-verilog fpga max-pooling

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SV 封装上的 verilog 模式 AUTOARG

verilog 模式 AUTOARG 是否支持发布系统 verilog 封装类型的端口？当我尝试这样做时我意识到： `包含“something_pkg.sv” 模块某些东西（/*AUTOA...

emacs verilog system-verilog

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通过开关在7段指示灯上输出字

我想输出到一个七段显示器，这样当按下按钮时，显示某一段上的字母，当打开开关时，显示整个单词...

verilog system-verilog test-bench

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systemverilog 中的锁存器推理

我正在尝试系统verilog代码，并且有一个锁存推断，这是asic流程的错误。 m_f1=m1[10]?(m1[9:1]):(m1[8:0]); e=m1[10]?(e+1):e; m_f = m_f1; 这里的错误或闩锁推断...

verilog system-verilog

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Verilog：映射内存阵列

我正在尝试在系统verilog中制作内存，只有当我想直接写入内存时才能合成它。这是一个有效的代码：模块顶部（输入逻辑clk_i， ...

verilog system-verilog fpga yosys

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