modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

typedef 结构体打包 { 逻辑写； t_bram_addr 地址；逻辑[WIDE-1:0] rd_data；逻辑[WIDE-1:0] wr_data； } t_memt； t_memt memt，memt_ff； xpm_memory_spram #( ...

system-verilog modelsim questasim

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如何将参数从cmd传递到ModelSim的tcl脚本

我从 python 程序在 cmd 中运行 Modelsim。我使用以下代码调用运行 modelsim 的 tcl 脚本： os.system("vsim -c -do top_tb_simulate_reg.tcl ") tcl 脚本包含...

tcl modelsim

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modelsim 找不到对象（vish-4014）并且它没有显示任何波形，因此我可以将其添加到范围

这是我为 50 套公寓设计的一个有趣的灭火系统的代码。这是 fire_detection_system.v：模块火灾检测系统（输入线 clk, // 时钟信号输入线复位，//

verilog fpga modelsim intel-fpga

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在 systemverilog 模块中使用包内的 VHDL 函数时出错。混合 VHDL - SystemVerilog -mixedsvvh 示例

我展示了一个非常简单的示例的 VHDL 和 SystemVerilog 代码。我想知道是否可以做我正在尝试的事情。如果是的话，为什么我会收到错误考虑到我正在使用

vhdl simulation system-verilog modelsim questasim

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如何让 modelsim 在测试台中的 ns 中运行#10？

我似乎无法在任何地方找到这个问题的答案，我正在尝试运行一个测试台，其中输入每 10 ns 改变一次，所以我在测试台代码中使用了命令 #10，但是以波形形式，看来...

modelsim

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如何在 Modelsim 中模拟 Xilinx IP 核？

我安装了 Vivado 2016.4 和 Modelsim 2021.3。我的 Vivado 项目包含 Xilinx ip 核。我想在 Modelsim 中对所有东西进行建模。在simulate中选择Modelsim模拟器是没有用的...

xilinx vivado modelsim questasim

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弱“H”，模拟中输入输出双向信号上拉

有没有办法告诉模拟器（我正在使用 Modelsim）在不由任一双向接口驱动时将信号拉至弱“H”？例如，如果我有一个 I2C 信号 I2C_SDA t...

vhdl modelsim

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Verilog 始终@(posege clk) 不工作

我想通过使用@(thoughtge clk)向valid_dat引入一个周期延迟，但它不起作用有人知道为什么吗？计数器与时钟配合良好，并且可以累加一个时钟。但是 valid_delay

verilog system-verilog modelsim

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SystemVerilog 无法正确读取数据

从A_arr、B_arr、C_arr读取的数据不正确。我在 Moddelsim 中获得的值不是我在测试平台中定义的值。我的设计有一个测试平台，它应该从 A_arr 和

verilog system-verilog modelsim digital-design

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为什么s2信号在纳秒20之后与s3信号具有相反的值？

我有这样的VHDL代码： IEEE 图书馆；使用 IEEE.std_logic_1164.all；实体 crono 是终端实体 crono； crono 的架构 crono 是信号 x1、x2、x3、s1、s2、s3、s4：std_logic；开始 x...

vhdl simulation modelsim

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我的VHDL代码中的数组常量声明有什么问题？

我是一名数字技术学生，正在尝试学习VHDL。我为 7 段显示的 4 位 bcd 加法器编写了这个测试台代码我已经尝试了我和聊天 GPT 能想到的所有可能性，但是

vhdl fpga modelsim

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为什么即使在 vhdl 中使用正确的语法，我的编译器也无法识别数组？

vhdl fpga modelsim

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Intel Questas_fse/Quartus II 中的仿真波形不更新输出

我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。我无法从

fpga modelsim quartus questasim

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如何使用流运算符投射宏

我有 Systemverilog 宏，用于对解压数据进行字节序感知解析：该宏的目的是从字节数组的 BYTE_OFFSET 偏移量中获取任何 BYTE_WIDTH 字节，并将它们打包到

casting system-verilog modelsim questasim

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VHDL内部信号分配不起作用

我是 VHDL 编程的新手，我在使用此 VHDL 代码（同步计数器）时遇到问题。变量 Q_AUX_4 从未分配给输出 Q_OUT，因为当我尝试运行模拟时，使用

embedded vhdl modelsim intel-fpga

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整数环绕中的 Modelsim 错误标志 - 无法更改为 vhdl 代码

我有一个旧的 VHDL 代码，我需要使用 Modelsim 运行模拟。该代码“包括”扭曲条件，这在实际硬件中没有影响，但在模拟中失败......

integer vhdl word-wrap modelsim suppress

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如何在VHDL中添加“for”循环

我试图让这个“for”循环工作，但我遇到了同样的错误：“非法并发语句”。 IEEE 图书馆；使用 IEEE.std_logic_1164.all；使用 IEEE.numeric_std.all；我们...

for-loop vhdl modelsim

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将modelsim intel starter VHDL版本设置为2008

我正在尝试使用 VHDL 2008 中的一些东西（当然，可以用 2002 年完成，但 2008 年要干净得多）。如果我在命令行中编译文件并手动设置版本，它就会成功，...

vhdl modelsim

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如何为我的 Verilog 代码创建测试平台？

我正在尝试使用 Verilog 在 Modelsim 中打印这个布尔函数的图形这是我在 Modelsim 中编写的代码：模块电路（输入A，输入B，输入C，输入D，输出寄存器F ）；总是@*...

verilog modelsim

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从命令行创建 questasim/modelsim 项目

我正在尝试编写一个makefile来编译和模拟一些vhdl代码。有没有办法从 linux/windows 命令行创建项目？如果您打开该工具并...

modelsim questasim

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