quartus 相关问题

错误（10170）：quartus（HDL）中的 HDL 语法错误

任何人都可以看到我的代码有什么问题吗？ 我复制了文章中的代码，但是里面的代码运行没有错误。 这是错误： 模块开方#( 参数 WIDTH=8, // 根的宽度...

无法在ModelSim/Quartus中启动仿真

请记住，我是这里的初学者。我在 Quartus Lite 中工作，我的代码是 VHDL 语言。我只编写主 .vhd 文件和测试台，我提供了所有其他需要的文件...

7 段解码器将 8 位二进制数转换为十进制数

我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...

如何在DE10标准FBGA套件上连接16位SDRAM和32位处理器

我正在进行一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，但可用的外部SDRAM...

错误 (10200)：top_module.v(12) 处的 Verilog HDL 条件语句错误：无法匹配操作数

我有三个版本的代码，我不想要逻辑明智，但为什么语法明智。 模块顶部模块（ 输入时钟， input areset, // 异步高电平有效复位为零 输入负载， 输入ena， ...

线或归约数组是错误的

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

线减少阵列工作错误

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

综合和推断 ROM 存储器设计中的 quartus prime 问题 - Verilog

当我尝试按照 quartus prime 模板建议为我的项目编写定制 ROM 时，我最终得到了这个模块： // Quartus Prime Verilog 模板 // 单端口 ROM 模块内存 #(

模块编译为0门

我正在 Intel Quartus Prime Lite 23.1 中使用 Arduino MKR Vidor 4000 的模板项目。具体来说，它使用 Cyclone 10 LP 10CL016YU256C8G。 现在我正在尝试编写一个模块...

如何在 Quartus 中找到消息窗口

代码块下方没有消息窗口 我正在使用 Quartus eda 工具通过 verilog HDL 进行 fpga 作业。 为了编译，我需要消息窗口来了解代码块中的错误。 但我找不到

综合不会减少 quartus prime lite 23.1 中我的系统verilog 设计文件中 rtl 查看器中的门

我在systemverilog设计文件中编译了愚蠢的函数f(a,b,c) = sum minterms(0,4,5) 网表 RTL 查看器向我展示了一个奇怪的门示意图 ~a&~b&~c + (a&~b)&c + (a&~b)&...

为 FPGA DE1-soc 分配 HPS 使用的 SD 卡引脚

我正在遵循教程并对其进行一些更改。这个项目使用 Nios2，目标是使用 DE1-soc 板的 SD 卡插槽并从 sd 卡读取 bmp 图像文件并发送我...

Intel Questas_fse/Quartus II 中的仿真波形不更新输出

我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从

为什么quartus中“设置为顶级实体”是灰色的？

我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。 它由以下代码组成（取自https://www.chipverify.com/verilog/

Verilog HDL 快速排序错误：在终止条件中必须仅使用常量表达式

我正在尝试在 Quartus II 中运行此 Verilog 代码，但由于 for 它不起作用。 模块 verilog_qs( 输入线时钟， 输入线 [10:0] in1, in2, in3, in4, in5, in6, in7, in8, in9, in...

无法使用fpga中的内存位

这是一个2端口数据存储器的代码，当我在quartus上编译它时 内存位数为零，并将其全部实现为逻辑元素，并且不会影响 RAM 怎么解决呢？ 模块

Verilog 模块在为输入赋值时始终采用默认情况

我刚刚开始使用Verilog。我的第一个项目是一个用 16 位输入控制 4 个 7 段显示器的模块。我的 BCDtoSSeg 模块如下： 模块 BCDtoSSeg（BCD、SSe...

Quartus-FPGA：禁用路径优化

模块路径1（输出，输入，w0，w1，w2，w3，w4，w5，w6，w7，w8，w9）； 输入； 输出输出； 输出w0、w1、w2、w3、w4、w5、w6、w7、w8、w9； 不是（w0，在）； 不是（w1，w0）； 不是（w2，w1）； 不是（w3，w2）； 不是（w4，w3）...

Quartus 未正确显示

所以，请查看所附图片，我下载了 Quartus 及其所有软件包并重新安装了很多次，但仍然有那种奇怪的形状，其中文本如此小，门也如此

模块中的变量未更新

我正在尝试在英特尔的 Quartus Prime 上编写一个简单的 Verilog 模块和测试平台，并在 Questa FPGA 模拟器上检查它的波形。 该代码基本上有一个时钟和一个 4 位计数器。 ...