我正在进行一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，但可用的外部SDRAM只有16位数据，那么如何将它们连接在一起呢？
DE10 Standard 是 Cyclone V SoC，SDRAM 由 ARM HPS 控制，您不需要直接与它对话。最简单的方法是通过 Avalon 总线进行通信（最大可达 128 位宽）。您需要使用 U-Boot 脚本启用端口，请参阅示例 here
HPS 时钟频率高于您在逻辑中可以获得的时钟频率，因此 128 位总线仍然是与 DDR 通信的有效方式。
现在，您需要将 32 位数据总线连接到更宽的数据总线，而不是更窄的数据总线。为了阅读，无论如何你都应该使用缓存，行宽是 128 位的倍数。
这个问题你解决了吗？我也有这样的项目