quartus 相关问题

与Modelsim中的参数问题

最近我遇到了以下问题：在Quartus软件中我定义了我的Verilog模块如下：module module_name（输入[w1-1：0] in1，输入[w2-1：0] in2，输出[w1-。 ..

verilog modelsim quartus

使用花括号设置特定位的Quartus 2 verilog

嗨，我是verilog的新手，我尝试将一个特定位从一个reg变量设置为另一个reg，但它对我不起作用。我究竟做错了什么？ reg [31：0] a; reg [31：0] b;初始开始a = 32'......

set verilog bits quartus