quartus 相关问题

使用宏会出错，但显式放入宏文本确实有效

我正在使用开源的pulp_platform_common_cells，它已为Xilinx FPGA 实现，我想对其进行转换，以便它也可以在Quartus 中运行。在 Vivado 中，该项目综合得很好，但在

libpng12.so.0：无法打开共享对象文件：错误的 ELF 类：ELFCLASS64

我正在尝试在 docker 容器上安装 Quartus 13.0，但 libpng12 lib 遇到问题。 builder@580847ded665:~$ ls -ld $(locate -r libpng.*\.so.*) lrwxrwxrwx。 1 根 1 月 6 日 18 ...

如何将wav文件转换为数据数组并上传到intel quartus？

我目前在 Quartus 项目中面临着一个令人着迷的挑战：我需要将 WAV 文件转换为数据数组。这有点令人困惑，我正在寻找同行的专业知识和见解

在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。 模块

Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新

我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......

在 Quartus prime 中从内存读取文件时出错

我正在尝试使用“$readmemh”函数读取存储在 Quartus Prime 计算机中的 .txt 文件，但它似乎不起作用。我收到类似的错误。 错误（10054）：Verilog HDL...

带十六进制输出的 7 段显示器

我正在尝试使用 7 段显示器。我写了一个模块，我想接受 4 个输入并更改十六进制输出。未打包/打包数组似乎存在问题。任何帮助都是

Verilog HDL 中基于按钮的双向 4 位计数器

我正在尝试编写控制4位计数器（LED）的Verilog HDL程序。按“key0”递增计数器，按“key1”递减计数器。按键具有反转逻辑，因此活动状态为 l...

条目的输出作为另一个条目的输入。时钟分频器进入 MOD5 计数器

这是我的 clkdiv26 代码： 实体 clkdiv26 是 港口（ 时钟：在标准逻辑中； q2、q1、q0：输出标准逻辑）； 结束 clkdiv26； clkdiv26 IS 的架构计数 信号 qd :

代码中的问题是什么？它不是在 quartus prime 中生成状态图

https://github.com/snehabiswas28/bus-interface/blob/main/control.v 此代码未按预期生成状态图。

赋值的左边必须有一个变量数据类型

我在组合作业上遇到了麻烦。我不明白为什么我不能使用始终组合结构来设置我的输出变量。当我使用分配时，我没有得到分配错误......

由于矩阵元素比较（完整代码），Quartus 未编译系统 verilog 代码

这是我的完整代码 模块游戏（输入 clk，rst，输入逻辑 [3:0] pushbutts，输出 derrota，victoria）； 逻辑 [2:0] 状态，next_state； 逻辑修改； 逻辑方向； 逻辑限制； 逻辑 [3:0]

Verilog HDL Intel Quartus Prime 中 .mif 文件的 $readmemh 语法错误

我正在尝试读取 .mif 文件，这是我遇到的错误 - 错误 (10170)：sine3_test1.MIF 附近的 Verilog HDL 语法错误 文字：p。检查并修复任何立即出现的语法错误...

为什么我的 8 位计数器停留在 0 或 255？

出于练习原因，我正在尝试编写一些简单的 Verilog 代码。我正在使用 FPGA Cyclone 4。我的 8 位计数器在板载时钟 (50MHz) 下工作正常，但它太快了，看不到 LED……

信号在VHDL中转换成寄存器和锁存器

我在我的 vhdl 文件中使用一个名为 A_reg_in 的信号，它正在转换为寄存器和锁存器。它的类型是 a_vector，一个 2×N 位数组的全局类型，其中 N 是 256。在我的

quartus 13.0 linux modelsim 可执行文件不工作

信息：启动 Nativelink 模拟过程 信息：NativeLink 已检测到 VHDL 设计——将使用 VHDL 仿真模型 ========= EDA仿真设置===================== 模拟模式 ...

Error (10170)：mult.v(9) 的 Verilog HDL 语法错误靠近文本“=”；期待“。”，或标识符，或“[”

我正在尝试实现这个问题中提到的电路：How to perform right shifting binary multiplication? 我收到错误： 错误 (10170)：mult.v(9) 处的 Verilog HDL 语法错误

10500 VHDL 语法错误...靠近文本“端口”；除了“（”，或“'”，或“。”

我正在尝试用 VHDL 代码制作一个 ALU 系统。我做过半加器和全加器。我需要使用它们制作一个 ALU 系统。我已经写了我的代码。我对“过程”和 &q 有疑问...

verilog n位进位先行加法器问题

我正在尝试在 verilog/quartus II v13 中编写一个通用的 n 位进位先行加法器，并且在获得最终进位时失去了理智？ 这里是测试台... `时间刻度 1ns/1ps //`定义 D...

同步寄存器设计VHDL

如何使这个寄存器同步设计？LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; ENTITY register1 IS PORT ( d_in : IN std_logic_vector(7 DOWNTO 0); ...