quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

您如何在VHDL中适当地乘以std_logic：vector？

因此，我正在尝试做一个模块来操纵sg90伺服电机。但是我在架构的一部分上遇到了问题。该模块有一个6位的控制项，我希望将伺服电机放置在其中...

vhdl quartus intel-fpga
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如何向双向4位计数器（循环）添加最大值？

我有这段代码，它是一个双向计数器，在周围循环。现在，我想添加一个输入（可能来自开关等），该输入控制计数器的最大值，例如，如果...

vhdl fpga electronics quartus vhd
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在Quartus中编译时出现以下错误：错误（10663）：

我正在对FPGA进行编程（verilog和Quartus的新手）但是，我收到以下错误：错误（10663）：ALU_pv.v（7）上的Verilog HDL端口连接错误：输出或输入端口“ alu_out”必须是...

verilog fpga quartus
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Verilog HDL语法错误，接近“默认”，期待“结束模块”

// ProgramCounterTestBench时间刻度1ns / 1ps模块ProgramCounterTestBench（）;逻辑时钟= 0;逻辑复位= 0;逻辑[15：0] LoadValue；逻辑...

testing verilog fpga modelsim quartus
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具有异步复位功能的Quartus D触发器

我需要在图中有异步重置的DFF。 Quartus有吗？如果没有，我该如何实现？

flip-flop quartus
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模拟中8位加法器的输出为xxxxxxxxx

图书馆ieee;使用ieee.numeric_std.all;使用ieee.std_logic_1164.all;实体three_bits_adder是端口（SUBADD：在std_logic中; dis：在std_logic中; OPa：在std_logic_vector中（7降至0）; ...

vhdl quartus
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Quartus 18.0 Lite MAX10器件板型号未在编程器菜单中列出

我在大学里有一项作业，涉及使用Quartus-他们使用Quartus 18.0 Lite。该板是terasiC DE10 -Lite板，它使用芯片10M50DAF484C7G，我已将其安装在...

intel-fpga quartus
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VHDL-高阻抗的使用

我开始学习VHDL，目前正在遵循一本书的建议，该建议建议使用带缓冲区的4至8多路复用器。因此，我决定构建一个4x1 MUX。但是我不知道如何设置一个个人...

vhdl quartus
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我如何将通用数组类型与modelsim一起使用？

这是我的第一个问题，我真的希望你能帮助我，我有两个问题，我的第一个问题是当我将包与主文件分开声明时。我在编译中没有错误，但是我...

vhdl modelsim quartus
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Verilog：define_state.h处的声明错误：在当前作用域中已经声明了标识符

我现在想做的就是克服这个错误，因此我可以开始测试代码，它是针对硬件映像解压缩器的。主.v文件：`timescale 1ns / 100ps`ifndef DISABLE_DEFAULT_NET ...

verilog quartus
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如何修复错误（10170）： 靠近文本“（”；期待“;” ] >>

我正在尝试在Quartus II中实例化NiosII内核，并得到以下编译错误消息：错误（10170）：在文本“（”;期待“;” I ..附近的myNiosII_inst.v（1）上的Verilog HDL语法错误。 。

verilog system-verilog intel-fpga quartus nios
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用于Modelsim的Quartus II 10.1中的NativeLink错误

我有一个完全无法理解的错误。在Quartus II 10.1中编译代码并尝试通过Quartus（Nativelink）运行Modelsim之后，出现一个奇怪的错误：NONE。检查Nativelink ...

verilog modelsim quartus intel-fpga cyclone
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DE0纳米LED连续开和关

[请理解我在代码方面的技能很低。我正在努力学习变得更好。我正在尝试使用DE0 Nano板编写VHDL以模拟板上的所有可用LED（其中8个）I ...

vhdl fpga quartus
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如何为Verilog HDL中的解码器简化输入

我正在为FPGA设计解码器。 Verilog代码可以编译，但是开关不执行任何操作。我对引脚分配进行了四重检查，并且它们是正确的，所以我认为存在一些逻辑问题...

boolean verilog decoder quartus truthtable
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Verilog / vwf中的模拟定义分配方式

所以我刚开始使用Quartus II学习Verilog，并且我一直在创建简单的代码来运行综合和仿真以适应该软件。这段代码实际上来自我的文档...

verilog system-verilog modelsim quartus
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可以多次使用信号代替硬编码值吗？

我是一名学习VHDL的学生，并且有一个非常基本的问题。 我读过信号分配不会立即进行。 因此，以下操作将无法正常工作： 因此，我知道分配不是立即进行的，也不是顺...

vhdl fpga modelsim quartus
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Quartus：从外部文件添加依赖项

我有很多FPGA项目，并在其中共享了一些通用组件。我正在寻找一种通过外部文件添加这些组件的方法，因此我可以轻松地将新组件添加到我所有的...

fpga quartus
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如何使用6个开关作为位在两个7段显示器上显示十进制等效值（0-63）？

[我最近进行了一项技能测试，其中的问题描述为：“创建一个使用sw [6：1]表示7段显示hex2和hex1的0至63的.v（verilog hdl）文件，同时显示“ -“ ...

verilog intel-fpga quartus
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[VHDL整数，在递增或递减时在整个位置计数

我编写了一个简单的VHDL时钟门控过程，其中包含两个变量，一个向上计数的整数（counter_up）和一个向下计数的整数（counter_down），每个变量均与LED输出相关。这个目标...

vhdl fpga modelsim quartus
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在verilog中使用枚举

我正在Quartus verilog（.v）中编写一段代码，并试图在我的模块内编写一个枚举类型：module Controller（clk，IorD）;枚举{READ，DECODE}状态； myState =读取； // ... ...

enums verilog quartus
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