Verilog HDL语法错误，接近“默认”，期待“结束模块”

Question

// ProgramCounterTestBench

timescale 1ns / 1ps
module ProgramCounterTestBench();


logic               Clock = 0;
logic               Reset = 0;
logic        [15:0] LoadValue;
logic               LoadEnable;
logic signed  [8:0] Offset;
logic                   OffsetEnable;
logic signed  [15:0]    CounterValue;


ProgramCounter uut
(
    .Clock,
    .Reset,
    .LoadValue,
    .LoadEnable,
    .Offset,
    .OffsetEnable,
    .CounterValue
);

default clocking @(posedge Clock);
endclocking

always  #10  Clock = ~Clock;

initial
    begin
        ##1 Reset = 1;
        ##1 Reset = 0;
    end
endmodule   

我正在尝试为程序计数器创建一个测试平台，以测试其是否计数和重置，但我一直收到这些错误：

错误（10170）：ProgramCounterTestBench.sv（15）靠近文本的Verilog HDL语法错误：“默认”；期待“ endmodule”。

错误（10170）：ProgramCounterTestBench.sv（37）附近的Verilog HDL语法错误：“ ##”；期待“结束”。

错误（10170）：ProgramCounterTestBench.sv（38）处文本附近的Verilog HDL语法错误：“ ##”；期待“结束”。

因为我显然有一个endmodule，所以我假设我使用默认时钟一定有问题，有人可以指出如何纠正它吗？

Answer 1

您正在尝试合成测试平台代码。 Quartus将不接受该语法。测试平台仅用于模拟。