VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。
大多数（如果不是全部）VHDL 教科书都会随意列出算术运算符，其中更随意地列出左移算术（SLA），即左移填充最右边的元素。虽然...
假设我有两个包：package_1 和 package_2 以及一个实体：my_entity。 实体使用第一个包 -- 这是我的实体 使用WORK.package_1.ALL； package_1使用第二个...
我正在学习VHDL，我遇到了一个有趣的问题。 我创建了一个具有 Beh2 架构的实体 Sklop： 实体 Sklop 是 港口 （ x：以位为单位； y：以位为单位...
请记住，我是这里的初学者。我在 Quartus Lite 中工作，我的代码是 VHDL 语言。我只编写主 .vhd 文件和测试台，我提供了所有其他需要的文件...
常量表达式在赋值时需要宽度不匹配。不可合成的 VHDL 代码行
我正在尝试实现一个浮点加法器/减法器。我已经实现了可以工作的代码。当我运行模拟时，它按预期工作。 问题是当我尝试在 Vivado 中合成它时......
我在vhdl-2008中创建了一个二维数组： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.ALL； 使用 IEEE.NUMERIC_STD.ALL； 包 PWMGenerate_pkg 是 array_row 类型是 数组（自然...
以下代码会产生组合逻辑警告，但我没有看到它。也许这里有人可以解释一下。 --======================== 时钟信号 ======================== ====-- 过程（
Questa 给出此错误（在 EDA Playground 上使用 -2008 进行编译） -- 编译foo的架构rtl ** 错误：design.vhd(31)：将中缀表达式“xnor”解析为 ieee 类型时出现类型错误。
我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...
我在这上面花了无数个小时，我终于决定我真的需要一些帮助......所以我在这里。 基本上我正在做的是从 ADC 获取 8 位输入，然后转换该值...
我有一个设计，我正在向 RAM 写入/读取，并对读取的值执行一些计算。在某些情况下，我会从尚未写入任何内容的 RAM 位置读取值。这...
当我学习如何用 VHDL 表达有限状态机时，它采用的是双进程架构。一个进程处理时钟/复位信号，另一个进程处理更新的组合逻辑...
Verilog 如何处理 posege 与 VHDL 的rising_edge()？
我一直在学习 Verilog，因为我正在上一门课，遇到了一些对我来说有点奇怪的东西。 如果我用 VHDL（我更习惯）编写 DFF，我会这样做： DFF：过程...
VHDL 类型转换错误：无法将类型“universal_integer”转换为类型“MemoryArray”
编译我的 vhdl 代码时，在第 28 行出现转换错误。 错误： 错误 (10305)：registers.vhd(28) 处的 VHDL 类型转换错误：无法将类型“universal_integer”转换为类型 &...
我以为我已经弄清楚了这个映射问题，但看来我没有......所以，我得到了下面的代码，它具有顶部实体（电路），其中包含控制和数据路径实体。当我合成时...
将 SystemC 中的信号延迟指定为 VHDL 中的 AFTER 子句
我在 SystemC 中尝试在一段时间后写入信号时遇到问题...... 考虑以下几点： 进程（时钟） 开始 -- 更新我的信号，输出信号，以获得结果，但是......
我尝试拆分从接口传入的 HLS 流。该流包含数据流和带有控制信号（startFrame、stopFrame、startLine 等）的用户流。 我想用...
我需要使用 VCS 模拟 VHDL 代码的帮助。有哪些选项可用于使用 vcs 转储 vcd 文件以获取 vhdl 代码。我已尝试了在互联网上找到的所有选项。似乎没有一个起作用，...
我正在为 BCD_counter 创建一个测试台。 当我尝试编译测试台时，我始终收到以下错误： “错误：.../.../../Test_UpDownCounter.vhdl(38)：VHDL 编译器退出。”