vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

尝试在 VHDL 中读取二进制文件时出错

我正在尝试编写一个 VHDL 模拟模块，该模块读取包含 16 位输入样本的二进制文件。代码如下： IEEE 图书馆；使用 IEEE.std_logic_1164.all；使用 IEEE.numeric_std.al...

vhdl simulation ghdl

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加法器和减法器VHDL

有人可以帮助我实现一个可以对两个 8 位数字进行二进制补码加减法的组件吗？不必考虑溢出，因此生成 8 位结果...

vhdl

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GHDL 中的正确别名语法

我正在 VHDL-2008 中实现我的第一个 RISC-V 处理器。对于模拟，我使用 GHDL（5.0 版）。处理器结构如下所示：我的实现 | |___test.vhd -

vhdl alias riscv ghdl

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Vivado VHDL：属性“稳定”未实现

我正在尝试检测振荡信号何时停止振荡。我认为最好的方法是使用“稳定”属性。当我进行综合时，它给出一个错误，提示“attribu...

vhdl vivado

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vivado 中行为模拟与综合后功能模拟之间的不匹配

我正在编写一个VHDL模块，通过axi流（tdata、tvalid、tready和tlast）转换传入流，其中tdata具有8位，以便前4个字节注册在32的输出端口A中

vhdl fpga vivado synthesis

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奇怪的边缘检测或其他什么？

这里是来自 Xilinx Zynq 示例的代码。我不明白这是做什么用的？正如我所见，pulse_d2 仅在 s_axi_resetn 的下降沿为 1。以这种方式检测下降沿的原因是什么？ ...

vhdl

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在VHDL中增加std_logic_vector

我开始使用VHDL，但遇到了一些问题。我想将 1 加到 std_logic_vector 中。我看到这个问题已经被问过，但仍然不起作用。这就是我所做的 IEEE 图书馆；使用 IEEE。

vhdl

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如果灵敏度列表只有一个信号并且测试为1，那么“时钟事件”有什么用处？

我想知道有什么区别进程（时钟）如果（时钟='1'）那么和进程（时钟） if (clk'event and clk = '1') then 我认为定义的敏感度列表表示状态

vhdl

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为什么我无法写入/读取自定义 AXI lite 外设的寄存器

我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。那么这些块已经通过Run Connection成功连接了

vhdl fpga vivado zynq vivado-hls

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我的计数器“4位BCD计数器”不能正常工作！

我设计了4位BCD计数器和BCD转7段转换器作为我在大学的一门课程的项目。这是电路：http://img849.imageshack.us/img849/930/111vr.png 而他...

counter vhdl

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Verilog 切片方向与 VHDL 不同

我有一个 VHDL 实体，其中包含一些不受约束的 std_logic_vector 端口，该实体由明确定义这些端口宽度的 verilog 模块包装。 Verilog 包装器：模块 conv_wrapper (din,dout,clk,ce);

slice verilog vhdl vivado

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如何在VHDL中强制使用block ram而不是LUT？

xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位）虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...

vhdl fpga xilinx rom spartan

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使用 MESI 协议，写入命中也会使处理器停止运行，对吗？

我正在做一个项目，该项目是在 VHDL 中实现具有某种缓存一致性（我选择 MESI）的双处理器系统。我只想确认一件事：共享 c 上的写入命中...

caching architecture multiprocessing vhdl mesi

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VHDL ALU 综合期间的进位输出问题

我正在尝试用 VHDL 构建和综合 ALU，但我一综合就遇到了问题。我希望我的 ALU 有一个操作码，用于添加我的两个 N 位输入和一个可以由 in...设置的进位

vhdl addition synthesis alu

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向量乘法

我知道如果我想要两种类型相乘，我必须将它们设置为有符号/无符号，但是如果我想要乘以具体的两个向量怎么办？这就是我所拥有的： IEEE 图书馆；使用 IEEE.STD_LOGIC_1164....

vector vhdl bit signed shift-register

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有没有办法使用子类型定义来约束数组元素？

假设我有以下类型定义：类型 my_type 是记录 a：std_logic_vector；结束记录； type my_type_a 是 my_type 的数组（整数范围 <>）；子类型 my_subtype 是 my_type(a(7

vhdl

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定义记录的自定义属性

假设我有一个自定义记录类型：类型 CustomRecord 是记录 S：签署； V：std_logic；结束记录；我们通过使用来实例化它信号 X : CustomRecord(S(21 downto 0)) 这很好。但是...

vhdl vivado

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使用``ghdl -a```编译VHDL文件遇到错误````ghdl:error:安装问题:ghdl1-llvm not found```

我最近尝试使用 ghdl ghdl -a --ieee=synopsys --work=work Matrix_Data_Structure.vhd 编译 .vhd 文件，出现以下错误： ghdl:错误：安装问题：ghdl1-llvm...

macos llvm zsh vhdl ghdl

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VHDL 中的ice40hx8k pll

我使用的是iceFUN FPGA 板，并且有一个可以以 1 Hz 的频率闪烁 LED 的工作设计。它使用 GBIN5 上连接的外部 12 Mhz 时钟。我想实例化一个pll来增加内部

vhdl hdl yosys ghdl icestorm

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在 systemverilog 模块中使用包内的 VHDL 函数时出错。混合 VHDL - SystemVerilog -mixedsvvh 示例

我展示了一个非常简单的示例的 VHDL 和 SystemVerilog 代码。我想知道是否可以做我正在尝试的事情。如果是的话，为什么我会收到错误考虑到我正在使用

vhdl simulation system-verilog modelsim questasim

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