VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。
在VHDL中，使用整数初始化数组分配std_logic的2D数组...（slv_2dim，sls_2dim，slu_2dim）
图书馆IEEE； 使用 ieee.std_logic_1164.all； 使用 ieee.numeric_std.all； 实体设计1是 最终实体； design1 的架构行为是 slu_2dim 类型是数组（自然范围<>，自然范围...
如果我在VHDL代码中有以下case语句 案例状态是 当 ST_STATE1 => 一个<= '1'; when ST_STATE2 => <= '1'; when ST_STATE3 => 一个...
假设我有一个信号 B，它根据信号 A 计算其值。将整个操作写在一行中很混乱，所以我想使用中间信号 A_rounded （我的实际代码是 ...
2022年应该是我计划深入研究fpga编程的一年。 25 年来我确实没有做过任何类似的事情（当时我做了一些 GAL 逻辑）。 因此，出于所有意图，
带乘法的 16 位 ALU - 将 32 位乘积拆分为 16 位输出？
我很难在 16 位 ALU 中实现乘法过程。明显的问题是，当结果实际上是 32 位时，我有 2 个 16 位输入和 1 个 16 位输出。我...
我正在尝试编写一个 VHDL 模拟模块，该模块读取包含 16 位输入样本的二进制文件。代码如下： IEEE 图书馆； 使用 IEEE.std_logic_1164.all； 使用 IEEE.numeric_std.al...
我正在 VHDL-2008 中实现我的第一个 RISC-V 处理器。对于模拟，我使用 GHDL（5.0 版）。处理器结构如下所示： 我的实现 | |___test.vhd -
我正在尝试检测振荡信号何时停止振荡。我认为最好的方法是使用“稳定”属性。当我进行综合时，它给出一个错误，提示“attribu...
我正在编写一个VHDL模块，通过axi流（tdata、tvalid、tready和tlast）转换传入流，其中tdata具有8位，以便前4个字节注册在32的输出端口A中
这里是来自 Xilinx Zynq 示例的代码。我不明白这是做什么用的？ 正如我所见，pulse_d2 仅在 s_axi_resetn 的下降沿为 1。 以这种方式检测下降沿的原因是什么？ ...
我开始使用VHDL，但遇到了一些问题。我想将 1 加到 std_logic_vector 中。我看到这个问题已经被问过，但仍然不起作用。这就是我所做的 IEEE 图书馆； 使用 IEEE。
如果灵敏度列表只有一个信号并且测试为1，那么“时钟事件”有什么用处？
我想知道有什么区别 进程（时钟） 如果（时钟='1'）那么 和 进程（时钟） if (clk'event and clk = '1') then 我认为定义的敏感度列表表示状态
为什么我无法写入/读取自定义 AXI lite 外设的寄存器
我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。那么这些块已经通过Run Connection成功连接了
我设计了4位BCD计数器和BCD转7段转换器作为我在大学的一门课程的项目。 这是电路：http://img849.imageshack.us/img849/930/111vr.png 而他...
我有一个 VHDL 实体，其中包含一些不受约束的 std_logic_vector 端口，该实体由明确定义这些端口宽度的 verilog 模块包装。 Verilog 包装器： 模块 conv_wrapper (din,dout,clk,ce);
xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位） 虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...
我正在做一个项目，该项目是在 VHDL 中实现具有某种缓存一致性（我选择 MESI）的双处理器系统。我只想确认一件事：共享 c 上的写入命中...
我正在尝试用 VHDL 构建和综合 ALU，但我一综合就遇到了问题。 我希望我的 ALU 有一个操作码，用于添加我的两个 N 位输入和一个可以由 in...设置的进位
我知道如果我想要两种类型相乘，我必须将它们设置为有符号/无符号，但是如果我想要乘以具体的两个向量怎么办？ 这就是我所拥有的： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164....