VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。
错误 (10454)：Lab09_1.vhd(55) 处的 VHDL 语法错误：范围的右边界必须是常量
我有一个 VHDL 学校项目，正在制作仅包含 if、id、ex 和 wb 的管道。我的想法是输入范围索引中的每个输入指令并进行循环。但我不断...
我对 std_logic 类型的不关心（'-'）值的行为感到困惑。 当将 std_logic_vector 信号与具有一个或多个位设置为无关的 std_logic_vector 常量进行比较时...
我不确定这个运算符是如何工作的。 例如，如果我有： 信号向量_a：std_logic_vector(4 downto 0) :=(others => '0'); 矢量_a <= vector_a(3 downto 0) & '1'; Would the resu...
prbs_verify_tb.vhd(45)：靠近“进程”：(vcom-1576) 期待开始
我对 VHDL 编码比较陌生，目前在编译过程中遇到问题。我将非常感谢任何帮助解决此错误。该测试平台是涉及 pse 的项目的一部分...
我正在 Vivado 上使用 FPGA 做一个项目。 我的 FPGA 有 100MHz 时钟，但我的项目需要 22.57 MHz 时钟，因此我使用了时钟向导。 我的问题是，由于 22.5 Mhz 时钟是一个 ou...
我有一个 FPGA 开发板，其中包含 Xilinx 的 Kintex-7，并加载了制造商的固件。为了进行实验，我想上传我自己的固件版本...
我正在尝试模拟电梯，结果出现错误： ERROR:Xst:827 = 信号计数无法合成，同步描述错误 我正在关注此来源的代码：http...
我正在尝试使用生成函数创建一个n位逻辑移位。 实体逻辑移位n是 通用（宽度：正数：=8）； 端口（A：在std_logic_vector中（WIDTH-1下降到0）； S：在
如果我在 VHDL 中有一个非时钟驱动的实体，而其他实体是时钟驱动的，会发生什么？
我正在做一个关于使用 VHDL 创建加密块的作业。 在执行此操作时，我需要创建几个基本实体，例如 xor 或 mux，它们用进程和时钟信号进行描述......
我在ModelSim中成功编译了一个大型VHDL设计。设计在这里并不重要，我的问题是关于任何 VHDL 设计的 ModelSim 命令。 现在假设我在那里有一个实体 E1 并且我...
我正在创建一个程序，以便在同一显示器上实例化两个球，并且它们从显示器的侧面弹起。为了确保它们不会发生在同一位置，我添加了一个通用
图书馆 ieee； 使用 ieee.std_logic_1164.ALL； 实体 simple_buffer IS 端口（din：IN std_logic； doout : 输出 std_logic ）； 结束 simple_buf...
如何通过API在Sphinx/docutils中创建新文档？
我为 Sphinx 编写了一个新的扩展，作为一个为硬件描述语言 VHDL 提供多个指令、角色和索引的域。此扩展应能够自动记录语言
使用 Altera Megafunction LPM_SHIFTREG 的 Fibonacci LFSR - 如何初始化？ [VHDL]
我在设计线性反馈移位寄存器时遇到了令人沮丧的时间，其中需要使用Altera的LPM，在本例中为LPM_SHIFTREG。这必须使用，因为我有一个作业并且 e...
VHDL：使用 MMX x86 指令设计算术单元，操作数大小从 64 位到 8 位
我正在开发一个 VHDL 项目，需要设计一个算术单元来执行 6 个 MMX x86 指令，能够处理 64 到 8 位的操作数大小。我从 PADD 开始
使用同一实体处理不同类型的数据 - 新的 VHDL 2008 功能是否可用于此？
很多次我创建了可以处理不同类型数据的VHDL块。 一个例子是堆流数据排序器 - https://opencores.org/projects/heap_sorter ，另一个例子是数据集中器...
vhdl 中 'case <> is when......' 的一些错误
错误（10500）：decoder.vhd（22）文本“when”附近的VHDL语法错误； 期待“end”、“(”或标识符（“when”是保留的 关键字），或连续的
有人可以解释一下为什么编写 VHDL 时的黄金法则是 if-then-else 语句必须在一个进程中。是不是因为进程内部，语句是顺序执行的，而