VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。
我有一个 FIFO，其界面如下所示： 实体先进先出是 港口 （ CLK：输入 std_logic := '0'； DIN：IN std_logic_vector(31 DOWNTO 0...
用于重叠序列检测器的 FSM 的状态图，该检测器检测序列“11001”并在两个时钟周期内引发标志
我需要为重叠序列检测器绘制有限状态机、FSM 的状态图，该检测器检测序列“11001”并在两个时钟周期内引发标志。我可以用...
我有一个非常简单的 VHDL 测试平台，应该可以运行。 我的组件都有一个重置信号，因此寄存器设置为 0，其他组件正确初始化，但如果我创建一个通用信号...
我有一个非常简单的 vhdl 测试平台，应该可以运行。 我的组件都有一个重置信号，因此寄存器设置为 0，其他组件正确初始化...但是...如果我创建一个公共
我在维护位顺序符号方面遇到一些困难，并且想验证我在 Vivado/Verilog 中分配和连接电线的方式。 基本上，我从传入的输入开始......
Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新
我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......
该示例将使用已解析的信号来显示波形，因此问题将由 X 元值指示。 鉴于这段代码： 图书馆 ieee； 使用 ieee.std_logic_1164.ALL； 实体 e...
我真的是在绝望中写下这篇文章的。我已经尝试了很多次让它发挥作用，但就是不行。 我正在使用 Altera DE2 板 - Cyclone II EP2C35F672C6 并一直在尝试展示简单的 i...
使用 GHDL-4.0.0 我想编译一个 VHDL 实体，该实体引用在单独的 VHDL 包文件中定义的函数。 我收到编译错误错误：没有声明 function_...
所以我在网上找到了一个VHDL三角波教程只是为了检查如何在modelsim中显示模拟波形，但它对我不起作用。 这张图显示了，他在testbench/uu下是如何输出的...
警告：Xst：2677 - 节点 <. of sequential type is unconnected in block <>
我遇到的问题是“警告：Xst：2677 - 顺序类型的节点 在块 中未连接。”在“DataInputCRC”p 里面...
我的顶部模块中有一个名为 Rrg 的移位寄存器，当调用的 EnCore 模块中的 Rrg(1) = '1' 时，我想实例化 Sbox 模块。我有警告： 1）IF GENERATE中的条件必须是静态的。 2)
为什么要使用 std_logic 而不是 std_ulogic 来进行植入？
我知道 std_logic 是 std_ulogic 的解析子类型，允许您通过多个源驱动信号。 如果我理解正确的话，包含多个驱动程序的设计无法实现......
在 Ada 中，可以为枚举类型赋予自定义表示值，如下所示： 类型 Traffic_Light_Color 为（红、黄、绿）； 用于 Traffic_Light_Color 使用（红色 => 0，黄色 =>...
使用 vhdl 将 modelsim 仿真结果与理论文本文件进行比较
我想将 modelsim 刺激与数学理论函数进行比较 为此，我必须将模拟数据从 modelsim 导出到 .lst 文件，然后创建读取 .lst 文件的 vhdl 程序并...
使用 iCE40UP5K-SG48I (Upduino v3.1) 的内部 PLL 生成 110MHz 时钟，没有问题。 PLL 输出用于计数器，因此两个输出（pllLED 和 nSCN）被设置为 PLL ...
我使用的是lattice LFE5U-25F，我想将数据写入Winbond flash（启动后在用户模式下写入数据）。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...
Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用
晚上好^^ 再一次，我在 VHDL 描述中遇到了问题，我似乎无法找到或确定问题所在。 我需要实现一个 Galois 伪随机数生成器。这是一个...
我在使用为 Lattice ICE40UP fpga 提供的 SB_RGBA_DRV 原语时遇到问题。 技术库提供了一个我开始工作的 verilog 示例，但是当我尝试在 VHDL 中使用它时，P ...
CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错
我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。 如果这个次优条件是