vhdl 相关问题

Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新

我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......

VHDL 未解析信号的多个来源，尽管只有一项分配

该示例将使用已解析的信号来显示波形，因此问题将由 X 元值指示。 鉴于这段代码： 图书馆 ieee； 使用 ieee.std_logic_1164.ALL； 实体 e...

尝试使用fpga在640x480 vga显示器上显示

我真的是在绝望中写下这篇文章的。我已经尝试了很多次让它发挥作用，但就是不行。 我正在使用 Altera DE2 板 - Cyclone II EP2C35F672C6 并一直在尝试展示简单的 i...

GHDL 找不到包中定义的函数

使用 GHDL-4.0.0 我想编译一个 VHDL 实体，该实体引用在单独的 VHDL 包文件中定义的函数。 我收到编译错误错误：没有声明 function_...

为什么我在 modelsim 中看不到端口映射输入和输出？

所以我在网上找到了一个VHDL三角波教程只是为了检查如何在modelsim中显示模拟波形，但它对我不起作用。 这张图显示了，他在testbench/uu下是如何输出的...

警告：Xst：2677 - 节点 <. of sequential type is unconnected in block <>

我遇到的问题是“警告：Xst：2677 - 顺序类型的节点 在块 中未连接。”在“DataInputCRC”p 里面...

在vhdl中生成条件

我的顶部模块中有一个名为 Rrg 的移位寄存器，当调用的 EnCore 模块中的 Rrg(1) = '1' 时，我想实例化 Sbox 模块。我有警告： 1）IF GENERATE中的条件必须是静态的。 2)

为什么要使用 std_logic 而不是 std_ulogic 来进行植入？

我知道 std_logic 是 std_ulogic 的解析子类型，允许您通过多个源驱动信号。 如果我理解正确的话，包含多个驱动程序的设计无法实现......

VHDL中枚举类型的表示值

在 Ada 中，可以为枚举类型赋予自定义表示值，如下所示： 类型 Traffic_Light_Color 为（红、黄、绿）； 用于 Traffic_Light_Color 使用（红色 => 0，黄色 =>...

使用 vhdl 将 modelsim 仿真结果与理论文本文件进行比较

我想将 modelsim 刺激与数学理论函数进行比较 为此，我必须将模拟数据从 modelsim 导出到 .lst 文件，然后创建读取 .lst 文件的 vhdl 程序并...

iCE40 输出不在 PLL 输出和低电平之间切换

使用 iCE40UP5K-SG48I (Upduino v3.1) 的内部 PLL 生成 110MHz 时钟，没有问题。 PLL 输出用于计数器，因此两个输出（pllLED 和 nSCN）被设置为 PLL ...

分配的引脚状态与配置模式冲突，无法分配给端口

我使用的是lattice LFE5U-25F，我想将数据写入Winbond flash（启动后在用户模式下写入数据）。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...

Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用

晚上好^^ 再一次，我在 VHDL 描述中遇到了问题，我似乎无法找到或确定问题所在。 我需要实现一个 Galois 伪随机数生成器。这是一个...

在 VHDL 中使用 SB_RGBA_DRV 原语

我在使用为 Lattice ICE40UP fpga 提供的 SB_RGBA_DRV 原语时遇到问题。 技术库提供了一个我开始工作的 verilog 示例，但是当我尝试在 VHDL 中使用它时，P ...

CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错

我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。 如果这个次优条件是

VHDL Case/When：多个案例，单个子句

在一个过程中，我有这样的事情： 案例资源 当“00”=> Y <= A; WHEN "01" => Y <= A; WHEN "10" => Y <= B; WHEN "11" => Y <= C; WHEN OTHERS => Y &...

VHDL 抛出“Type of aggregate cannot be determined without context”问题

我是 VHDL 的新手，在实习期间我想实现一个数据序列化程序；所以该块将一个字节长的数据作为输入，它将其存储在一个内部信号中，然后在每个上升沿...

在 VHDL 中设计处理器并遇到一些问题

想请教各位。我的一项大学作业是设计处理器的构建块。所以在记忆阶段，我们创建一个有 2 个输入的 ram，ALU_MEM_Addr ...

Vivado VHDL 闩锁移除

我正在使用 VHDL 和 Vivado 作为一种时钟滤波器，当输入 i_start 给出并保持活动状态时，它一次从 i_w 通道读取一位，将其转换为来自 whi 的内存地址...

条目的输出作为另一个条目的输入。时钟分频器进入 MOD5 计数器

这是我的 clkdiv26 代码： 实体 clkdiv26 是 港口（ 时钟：在标准逻辑中； q2、q1、q0：输出标准逻辑）； 结束 clkdiv26； clkdiv26 IS 的架构计数 信号 qd :