vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何避免行为 vhdl 代码模拟中出现故障？

我一直在尝试为计数器编写VHDL代码。最终，我想获取输出值，用常量值检查它，并查看计数器是否达到常量值。如果它是...

vhdl modelsim digital digital-design

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当我遇到以下IP编译错误时我该怎么办？

我正在尝试使用 ip 目录中的浮点 ip。我能够成功生成输出产品，但每当我尝试模拟时，都会收到以下错误： “xvhdl --incr --

compiler-errors vhdl hdl vivado

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VHDL Vivado：我可以从测试台中的单独 std_logic 输入创建变量 std_logic_vector 吗？

我正在尝试构建一个 ALU，我想用循环来测试它，问题是我有单独的 std_logic 输入，对于循环我需要一个输入向量。我尝试制作输入向量...

vhdl vivado

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VHDL Vivado：我可以从测试台中的单独 srd_logic 输入创建变量 std_logic_vector 吗？

我正在尝试构建一个 ALU，我想用循环来测试它，问题是我有单独的 std_logic 输入，对于循环我需要一个输入向量。我尝试制作输入向量...

vhdl vivado

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VHDL：对正常信号使用上升沿

如果我们按照此接受的答案中的建议生成“clock_enable”信号：在非时钟信号上使用上升沿是不好的做法吗？还有其他选择吗？喜欢：发信号给我的信号...

vhdl fpga clock

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为 Lattice ICE40 实例化 SB_IO_D 以用于 VDHL 中的输入时出错

我正在使用 Lattice Ultra ICE5LP。我正在尝试使用其中一个 RGB 引脚作为常规输入 (in1_i)。我知道我必须实例化 SB_IO_OD。我正在使用VHDL。我在使用 Lattice Synthei 时遇到错误...

vhdl lattice ice40

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输入整数

我有以下内容（不综合）： IEEE 图书馆；使用 ieee.std_logic_1164.all；使用 ieee.numeric_std.all；使用 ieee.math_real.all；图书馆工作；使用work.bus_pkg；实体 gpio_controller 是 ...

vhdl

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是否可以通过一次操作来填充数组？

在C中，你可以这样做： int a[5] = {1, 2, 3, 4, 5}; 在 VHDL 上，我需要在函数中做同样的事情。现在看起来像这样：类型 rom_type 是 std_logic_vector(1 downto 0) 的数组（0 到 1）；

vhdl fpga

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如何在行为vhdl中使用组件

我创建了一个带有核心生成器的分割器。它创建一个如下所示的组件：组件divider_core 港口（时钟：IN std_logic； rfd：输出 std_logic；被除数：IN std_logic_VECTOR(31 downto...

vhdl

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Verilog 中的简单组合逻辑分配失败

我用verilog编写了一个简单的虚拟模块。它基本上将值从输入复制到输出。模块虚拟（输入时钟，输入[7:0]向量1[3:0]，输出 reg [7:0] 矢量2 [3:0] ）；

verilog vhdl hdl

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VHDL 中的条件端口映射

由于我是 VHDL 新手，我很高兴能帮助我解决这个坏男孩问题。我将实现一个我不知道是否可能的逻辑。假设我要实例化 10 个处理器。电子...

vhdl hardware

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VHDL程序（Design+Testbench）运行时间为0秒

该程序包含两个源文件：8bit_PU.vhd（实体bit_PU）和8bit_Tb.vhd。该程序的最终版本应该读取一些 3 位数据（在此测试平台中时钟频率为 100Hz）

vhdl ghdl

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VHDL CLK = '1' 与上升沿（CLK）[重复]

我一直在思考CLK = '1'和rising_edge(CLK)之间有什么区别。进程的特点是，当信号发生变化时，进程就会被执行。所以从 0 开始改变 -&...

vhdl

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VHDL 未解析信号有多个来源

祝您早安或晚安！我目前在设计这个基本火灾报警系统时面临着挑战。以下是具体细节：该配置包括 2 个输入和 5 个

vhdl

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如何制作具有可变输入数据大小的 CRC 生成器函数

我写了以下代码功能表_CRC16 （数据：STD_LOGIC_VECTOR（63 DOWNTO 0）；数据字节数：整数）返回 STD_LOGIC_VECTOR IS 类型 table_array 是数组 ...

vhdl crc16

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如何使用FPGA中的组件

我想在 if 情况下（在和门情况下）使用端口映射，但我无法使用它。问题是什么？我对 FPGA 编码非常陌生。你能帮我解决代码方面的问题吗？因为当我使用...

vhdl fpga software-design

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包中VHDL外部名称列表

我正在尝试编写一个 VHDL 包来创建外部名称列表，以便在我的测试台中使用它们。我不确定是否可以在包中声明外部名称，但编译器不会

package external vhdl modelsim

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转换函数“To_bit”必须只有一个形参

我在 VHDL 测试用例上运行 modelsim 时遇到上述错误，我无法理解为什么会出现错误。测试用例： IEEE 图书馆；使用 ieee.std_logic_1164.all；实体a是港口（我...

vhdl modelsim

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如何在vhdl中模拟有限状态机

我正在尝试在VHDL中创建一个FSM，它应该充当启动引擎的控制。当按正确顺序按下按钮 A 和 B 时（A-B-B，U1=1），发动机应启动。当按下

vhdl state-machine

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integer_vector 作为 NULL 数组

如何传递长度为零的空整数向量？（= 空数组）背景：在测试平台内，我想对不同类型的事务使用一个过程。像这样的东西：

vhdl

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