vhdl 相关问题

VHDL(VHSIC硬件描述语言)是一种用于电子设计的语言,用于描述FPGA(现场可编程门阵列)和IC(集成电路)等数字系统。

使用 vhdl 将 modelsim 仿真结果与理论文本文件进行比较

我想将 modelsim 刺激与数学理论函数进行比较 为此,我必须将模拟数据从 modelsim 导出到 .lst 文件,然后创建读取 .lst 文件的 vhdl 程序并...

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iCE40 输出不在 PLL 输出和低电平之间切换

使用 iCE40UP5K-SG48I (Upduino v3.1) 的内部 PLL 生成 110MHz 时钟,没有问题。 PLL 输出用于计数器,因此两个输出(pllLED 和 nSCN)被设置为 PLL ...

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分配的引脚状态与配置模式冲突,无法分配给端口

我使用的是lattice LFE5U-25F,我想将数据写入Winbond flash(启动后在用户模式下写入数据)。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...

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Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用

晚上好^^ 再一次,我在 VHDL 描述中遇到了问题,我似乎无法找到或确定问题所在。 我需要实现一个 Galois 伪随机数生成器。这是一个...

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在 VHDL 中使用 SB_RGBA_DRV 原语

我在使用为 Lattice ICE40UP fpga 提供的 SB_RGBA_DRV 原语时遇到问题。 技术库提供了一个我开始工作的 verilog 示例,但是当我尝试在 VHDL 中使用它时,P ...

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CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错

我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。 如果这个次优条件是

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VHDL Case/When:多个案例,单个子句

在一个过程中,我有这样的事情: 案例资源 当“00”=> Y <= A; WHEN "01" => Y <= A; WHEN "10" => Y <= B; WHEN "11" => Y <= C; WHEN OTHERS => Y &...

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VHDL 抛出“Type of aggregate cannot be determined without context”问题

我是 VHDL 的新手,在实习期间我想实现一个数据序列化程序;所以该块将一个字节长的数据作为输入,它将其存储在一个内部信号中,然后在每个上升沿...

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在 VHDL 中设计处理器并遇到一些问题

想请教各位。我的一项大学作业是设计处理器的构建块。所以在记忆阶段,我们创建一个有 2 个输入的 ram,ALU_MEM_Addr ...

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Vivado VHDL 闩锁移除

我正在使用 VHDL 和 Vivado 作为一种时钟滤波器,当输入 i_start 给出并保持活动状态时,它一次从 i_w 通道读取一位,将其转换为来自 whi 的内存地址...

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条目的输出作为另一个条目的输入。时钟分频器进入 MOD5 计数器

这是我的 clkdiv26 代码: 实体 clkdiv26 是 港口( 时钟:在标准逻辑中; q2、q1、q0:输出标准逻辑); 结束 clkdiv26; clkdiv26 IS 的架构计数 信号 qd :

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如何在 VHDL 中将 inout 端口分配给内部信号,反之亦然?

我有一个 VHDL 代码 `图书馆 IEEE; 实体奴隶是 端口 ( clk : 在 STD_LOGIC 中; 首先:在 STD_LOGIC 中; Pdata_0:输入输出 STD_LOGIC; Pdata_1:输入输出

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VHDL 中的冒泡排序不会排序

如果输入数组是(4,3,2,1),输出数组在(4,2,4,1)和输入之间振荡。 这是我的代码。我在 VIVADO 工作,语言为 VHDL。我想在 Xilinx Artix-7 Basys Dillig 上实现它...

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如何在VHDL中高效地相加几个二进制数?

我试着用谷歌搜索这个,但每个结果都显示常规的 std_logic 实现我有点迷路了。我的教授分配了这个任务,要求将二进制数添加为输入 A 和 B。有没有人有经验...

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Verilog 到 VHDL 的转换

我在 Verilog 中有以下代码,我试图将其转换为 VHDL。 验证码: always@(posedge iGO 或 negedge iRST) 开始 我先来) go_zh <= 0; else beg...

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如何缩小 BRAM 数据宽度?

我有一个BRAM,数据宽度为512Bit,深度为32768。 如何在不更改 BRAM 的情况下以可以写入深度为 262144 的 64 位数据的方式对其进行缩放? 相反,数据是“

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VHDL错误案例语句的编译问题

我创建了一个项目,但我无法修复它 首先使用图 3 中描述的界面实现图 4 中描述的代码锁的简单版本。使用三进程模板

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使用 VHDL 为 MIPS 处理器设计寄存器文件?

我正在使用 VHDL 设计 MIPS 处理器。在写操作中我遇到了错误,我无法真正理解它的内容。我已经设计了一个 MUX 32*1 , Decoder 5*32 ...

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如何修复“找到运算符 + 的‘0’定义无法确定 + 的精确重载匹配定义”?

一直在尝试在 vhdl 中执行我的测试台,但错误“找到运算符 + 的‘0’定义无法确定 + 的精确重载匹配定义”一直显示。 图书馆 IEEE; 使用 IEEE。

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Xilinx VCU108 HDMI 控制器 HPD 引脚问题

您好,我有一个关于安装在 VCU108 板上的 HDMI 芯片的问题。在VCU108的用户指南中,图1-19显示了ADV7511 HDMI芯片与VCU108的连接。如图所示,HPD...

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