vhdl 相关问题

常量表达式在赋值时需要宽度不匹配。不可合成的 VHDL 代码行

我正在尝试实现一个浮点加法器/减法器。我已经实现了可以工作的代码。当我运行模拟时，它按预期工作。 问题是当我尝试在 Vivado 中合成它时......

单独指定二维数组中每个元素的位宽

我在vhdl-2008中创建了一个二维数组： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.ALL； 使用 IEEE.NUMERIC_STD.ALL； 包 PWMGenerate_pkg 是 array_row 类型是 数组（自然...

组合逻辑警告

以下代码会产生组合逻辑警告，但我没有看到它。也许这里有人可以解释一下。 --======================== 时钟信号 ======================== ====-- 过程（

VHDL 错误，赋值的左右两侧未签名

Questa 给出此错误（在 EDA Playground 上使用 -2008 进行编译） -- 编译foo的架构rtl ** 错误：design.vhd(31)：将中缀表达式“xnor”解析为 ieee 类型时出现类型错误。

7 段解码器将 8 位二进制数转换为十进制数

我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...

将8位二进制转换为BCD值

我在这上面花了无数个小时，我终于决定我真的需要一些帮助......所以我在这里。 基本上我正在做的是从 ADC 获取 8 位输入，然后转换该值...

在VHDL函数中生成随机值

我有一个设计，我正在向 RAM 写入/读取，并对读取的值执行一些计算。在某些情况下，我会从尚未写入任何内容的 RAM 位置读取值。这...

为什么不在 VHDL 中使用双进程状态机？

当我学习如何用 VHDL 表达有限状态机时，它采用的是双进程架构。一个进程处理时钟/复位信号，另一个进程处理更新的组合逻辑...

Verilog 如何处理 posege 与 VHDL 的rising_edge()？

我一直在学习 Verilog，因为我正在上一门课，遇到了一些对我来说有点奇怪的东西。 如果我用 VHDL（我更习惯）编写 DFF，我会这样做： DFF：过程...

VHDL 类型转换错误：无法将类型“universal_integer”转换为类型“MemoryArray”

编译我的 vhdl 代码时，在第 28 行出现转换错误。 错误： 错误 (10305)：registers.vhd(28) 处的 VHDL 类型转换错误：无法将类型“universal_integer”转换为类型 &...

端口映射仅在某些实体中有效

我以为我已经弄清楚了这个映射问题，但看来我没有......所以，我得到了下面的代码，它具有顶部实体（电路），其中包含控制和数据路径实体。当我合成时...

将 SystemC 中的信号延迟指定为 VHDL 中的 AFTER 子句

我在 SystemC 中尝试在一段时间后写入信号时遇到问题...... 考虑以下几点： 进程（时钟） 开始 -- 更新我的信号，输出信号，以获得结果，但是......

函数内部的高级综合流分割（FPGA openCV 加速）

我尝试拆分从接口传入的 HLS 流。该流包含数据流和带有控制信号（startFrame、stopFrame、startLine 等）的用户流。 我想用...

VCD转储（用vcs进行VHDL模拟）

我需要使用 VCS 模拟 VHDL 代码的帮助。有哪些选项可用于使用 vcs 转储 vcd 文件以获取 vhdl 代码。我已尝试了在互联网上找到的所有选项。似乎没有一个起作用，...

VHDL 编译器退出错误

我正在为 BCD_counter 创建一个测试台。 当我尝试编译测试台时，我始终收到以下错误： “错误：.../.../../Test_UpDownCounter.vhdl(38)：VHDL 编译器退出。”

在VHDL中，使用整数初始化数组分配std_logic的2D数组...（slv_2dim，sls_2dim，slu_2dim）

图书馆IEEE； 使用 ieee.std_logic_1164.all； 使用 ieee.numeric_std.all； 实体设计1是 最终实体； design1 的架构行为是 slu_2dim 类型是数组（自然范围<>，自然范围...

未在每个 case 语句中分配 VHDL 信号

如果我在VHDL代码中有以下case语句 案例状态是 当 ST_STATE1 => 一个<= '1'; when ST_STATE2 => <= '1'; when ST_STATE3 => 一个...

在 VHDL 中的时钟进程内以 1 个时钟周期执行中间信号

假设我有一个信号 B，它根据信号 A 计算其值。将整个操作写在一行中很混乱，所以我想使用中间信号 A_rounded （我的实际代码是 ...

ghdl 永远不会终止，我不知道为什么

2022年应该是我计划深入研究fpga编程的一年。 25 年来我确实没有做过任何类似的事情（当时我做了一些 GAL 逻辑）。 因此，出于所有意图，

带乘法的 16 位 ALU - 将 32 位乘积拆分为 16 位输出？

我很难在 16 位 ALU 中实现乘法过程。明显的问题是，当结果实际上是 32 位时，我有 2 个 16 位输入和 1 个 16 位输出。我...