xilinx 相关问题

Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌

Vivado 中的时序仿真出现错误

我正在尝试使用 LUT6 原语在 Xilinx Vivado 中实现和模拟环形振荡器。运行行为模拟时，它运行良好，并且我可以看到信号每 5 ns 切换一次......

vhdl simulation xilinx lookup-tables vivado

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如何将 FSM 与 BRAM 结合？

我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...

system-verilog fpga xilinx vivado fsm

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是否可以将顶部模块外部的端口始终保持在高电平？

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...

system-verilog fpga xilinx vivado

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Verilog 代码在模拟中为信号获取 X

我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...

verilog simulation xilinx vivado

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未定义的 ALU 结果值 (VHDL)

我正在研究这个 VHDL 16 位 MIPS 处理器，我遇到了执行单元的一些问题，更具体地说是 ALU 结果。我已经为 ALU 单独创建了一个测试台（其中...

mips vhdl cpu xilinx vivado

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使用队列修复低延迟 rtp 流中的数据包大小

我正在尝试流式传输编码为 h265 的 v4l2src 源，并打开低延迟模式。以下是我使用的 gstreamer 命令。 gst-launch-1.0 v4l2src 设备=/dev/video0 ！视频/x-raw，格式=NV12，...

rtp xilinx gstreamer-1.0

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如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？

我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 - [Common 17-1293] 路径“D:/Deepan/Text Books/internship/test/test.cache/wt”已经存在，是一个

verilog xilinx vivado

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无法将计数器信号分配给输出（FSM）

我正在为正交编码器计数器开发 FSM，将在 Arty A7 35 上使用 --- 这是我的第一个 VHDL 项目，所以如果我遗漏了一些非常基本的东西，我深表歉意。我有一个内部计数

vhdl fpga xilinx vivado

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实现将 8 位数字除以 3 (11) 的二进制硬件

我想在 Xilinx 设备上创建一个将任何 8 位数字除以 3 的原理图，以防万一。例如，硬件接受两个输入 (111101) 和 (11)，并返回两个 nu...

assembly xilinx integer-division xilinx-ise hardware

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SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？

我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...

fpga clock xilinx vivado test-bench

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FPGA GPIO 是否有足够的能力以高速率（26Mbps）读取位？如果不行的话有什么办法吗？

我有两个系统，比如说系统A和系统B，所以系统A从物理引脚以26Mbps的速率生成位，我需要用系统B（ZC706 FPGA/任何系统）捕获/读取所有数据...

emulation fpga gpio xilinx vlsi

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如何实现2bit karatsuba算法的Vhdl代码

我正在尝试编写有关 karatsuba 算法的 vhdl 代码，但在以下代码中遇到有关运算符 + 的错误，无法确定精确的重载匹配。如果有人可以帮我解决代码

vhdl xilinx karatsuba

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FIFO 中的时序收敛问题

我在 Verilog 中有一个基于这篇文章的 FIFO 实现：http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO1.pdf 将此 FIFO 用作 CDC FIFO 时，读取侧...

verilog xilinx timing fifo

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if else 语句的 Xilinx Vivado 原理图

我正在学习SystemVerilog。在编码时，以下 if 语句的综合原理图对我来说没有意义。模块 ifelseDUT( 输入逻辑 sela、selb、selc、da、db、dc、输出逻辑双...

if-statement system-verilog xilinx vivado synthesis

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Isim 未运行

我正在尝试运行全加器测试台。当我尝试运行 isim 模拟器时，它显示“正在运行：将原理图转换为 HDL”，然后显示“没有进程正在运行”。它甚至没有打开我...

xilinx xilinx-ise

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如何在Xilinx ZCU102上启用PMU GIC代理？

我的板子是Xilinx ZCU102，我需要GIC Proxy功能来实现UART中断。这是我的配置。根据官方文档，要激活PMU的GIC Proxy，...

interrupt uart xilinx

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Xilinx Solarflare Scaleout Onlod、Solarflare Onload 和 Solarflare TCPDirect 之间的区别？

根据这张图， Solarflare TCP 方法有五种不同类型。第一种和最后一种类型并不重要，因为我知道它们但我不知道区别是...

xilinx openonload

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/proc/crypto 中相同驱动程序名称绑定失败

在 /proc/crypto 中我有 2 个同名的驱动程序。名称 : gcm(aes) 驱动程序：xilinx-zynqmp-aes-gcm 模块：内核优先级：200 参考：1 自检：通过互联网...

cryptography linux-device-driver xilinx

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如何从 FPGA 获取 .bit 文件？

我有一个 FPGA 开发板，其中包含 Xilinx 的 Kintex-7，并加载了制造商的固件。为了进行实验，我想上传我自己的固件版本...

vhdl fpga xilinx vivado

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Xilinx MicroBlaze 浮点兼容性

我有一个针对 MicroBlaze CPU 的“c”代码。当我在 Eclipse + GCC 或 Visual Studio 中将代码调试为 c 程序时，我得到了我想要的结果。然而，当我在目标上运行时，结果却不同......

c gcc floating-point fpga xilinx

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