xilinx 相关问题

Xilinx 的 ALPR 提供商

我正在考虑做一些 ALPR（自动车牌识别）项目，我发现一些 ALPR 提供商支持 Raspherry Pi 和 Jetson 设备。有支持Xilinx的吗

ZYNQ-7000 上的 Armv7 MMU 未启动虚拟化

简介 我一直在尝试评估包含 2 个 A9-Cortex 处理器的 Xilinx zynq7000 soc 的 MMU 功能。 首先我尝试使用 xil_mmu.h 库，但是在 r...

Vivado Synthesis 挂在 Jenkins 生成的 Docker 容器中

我正在尝试将大型 FPGA 构建移至 Jenkins CI 环境中，但当在 Jenkins 生成的 Docker 容器中运行时，构建会在综合结束时挂起。 我尝试复制...

Xilinx Vivado 2023 IP 模块设计问题：无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出

我使用的是 Vivado 2023.1，我无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出。请看一下附件。 RTL 如下 模块

如何在VHDL中强制使用block ram而不是LUT？

xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位） 虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...

事件控制中的时钟不明确

我想从输入时钟clk_in生成一个慢速时钟，但它显示以下错误： 事件控制中的模糊时钟 模块 clk_div_h(rst, clk_in, clk_div); 输入rst，clk_in； 欧...

事件控制中的时钟不明确

我在xilinx vivado中写了这样的verilog代码： 模块a（输入clk，输入clk1，输出reg [4:0] acc） 最初的 开始 acc = 5'd0; 结尾 始终@（posege clk或posege clk1） 开始 ACC <= acc+1; end

任务应该如何使用？

我决定使用verilog任务功能来编写通用且可读的代码，但我遇到了麻烦。 当我用 Task 编写和调用它时，它看不到电路的输出，它只写......

如何处理Async FIFO中的读取延迟？

我在我的项目中使用 Xilinx FIFO 生成器核心。我有一个模块，比如 M1，它向我正在使用的 fifo 发出 fifo_rd_en 信号。然而，fifo 的读取延迟为 2 个时钟周期。如何

在哪里强制 xilinx ISE 使用 block-ram？

我合成了一个小设备来测试 block-ram 推理。 我收到 XST 发来的消息： 小 RAM 将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源...

如何在 Modelsim 中模拟 Xilinx IP 核？

我安装了 Vivado 2016.4 和 Modelsim 2021.3。我的 Vivado 项目包含 Xilinx ip 核。我想在 Modelsim 中对所有东西进行建模。在simulate中选择Modelsim模拟器是没有用的...

使用自定义算法或查找表在 Xilinx Alveo U280 FPGA 上进行 CRC 计算是否更快？

我正在开展一个项目，需要在 Xilinx Alveo U280 FPGA 上实现 CRC（循环冗余校验）。我正在考虑两种 CRC 计算方法，想了解哪一种...

每秒递增的 4 位计数器：模拟始终在输出处显示 xxxx

这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率， 输入时钟， 输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...

我想要一个每秒递增的 4 位计数器。但是当我尝试模拟时，我仅在输出中得到 xxxx

这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率， 输入时钟， 输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...

如何在Vitis/Vivado HLS中实现II=1时的流水线浮点累加？

我正在尝试在 Vivado HLS 中实现浮点累加循环的启动间隔 (II) 为 1 的管道，但我遇到了 II 违规（资源不是我关心的问题，我认为.. .

Vivado 中的时序仿真出现错误

我正在尝试使用 LUT6 原语在 Xilinx Vivado 中实现和模拟环形振荡器。运行行为模拟时，它运行良好，并且我可以看到信号每 5 ns 切换一次......

如何将 FSM 与 BRAM 结合？

我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...

是否可以将顶部模块外部的端口始终保持在高电平？

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...

Verilog 代码在模拟中为信号获取 X

我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...

未定义的 ALU 结果值 (VHDL)

我正在研究这个 VHDL 16 位 MIPS 处理器，我遇到了执行单元的一些问题，更具体地说是 ALU 结果。我已经为 ALU 单独创建了一个测试台（其中...