xilinx 相关问题

添加行 number_of_lines 后 <= ram[0], Vivado won't synthesize a BRAM component. Instead I got a LUT scheme. module bram3 (clka,clkb,ena,enb,wea,web,addra,dia,dib,doa,dob,rst); ...

verilog xilinx vivado synthesis zynq

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vivado 不会合成 bram，而是创建 LUT

模块bram3（clka、clkb、ena、enb、wea、web、addra、dia、dib、doa、dob、rst）；输入 clka,clkb,ena,enb,wea,web,rst; 输入[11:0]阿德拉；输入[63:0] dia,dib; 输出[63:0] ...

verilog xilinx vivado zynq

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Linux DeviceTree：为什么对标签的引用没有展开？

我有一个 Xilinx 块设计，其中包含“AXI BRAM 控制器”（将 AXI 总线连接到块内存生成器的 Xilinx IP 核 - 其细节可能并不重要...

reference embedded-linux xilinx device-tree petalinux

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Vitis HLS：如何从完整数组划分变为循环数组划分得到II=1

我正在尝试在以下代码中实现 do_while 循环的 II=1。有了数组“out”的完整数组分区，我成功地实现了它。然而，这将需要大量的体力

xilinx vivado-hls

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如何在Verilog中制作移位器以基于三个开关输出多个变量？

所有代码都与 HAWK_main 链接，我的问题是我位于 HAWK_Controller 中的 shift_out 除了 Z 之外不会输出任何内容。我认为这导致我的比特流无法生成。变速杆是

verilog fpga xilinx system-design circuit

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支持多字读/写的 Windows 驱动程序 API

下午好。我正在为 Windows PCI 驱动程序苦苦挣扎。我想做的是通过 PCI 写入和读取 Xilinx FPGA 板的 MMIO 空间。为此，目前我正在使用

xilinx pci

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关于在 vitis hls 上使用 c 而不是 c++ 的限制的问题

所以我是 vitis hls 的新手，但我已经阅读了大部分文档，并且我担心使用 C 而不是 C++ 是否会有限制。我相当习惯 C...

xilinx vivado vivado-hls vitis-ai

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Xilinx VCU108 HDMI 控制器 HPD 引脚问题

您好，我有一个关于安装在 VCU108 板上的 HDMI 芯片的问题。在VCU108的用户指南中，图1-19显示了ADV7511 HDMI芯片与VCU108的连接。如图所示，HPD...

vhdl fpga i2c xilinx hdmi

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VHDL仿真器Vivado Xilinx的正确使用方法

我正在 Vivado 中运行 VHDL 仿真。当我运行它时，它运行到最后并且工作正常。但是，我得到了错误 FATAL_ERROR：达到迭代限制 9999999。可能的零延迟振荡器...

vhdl simulation xilinx vivado

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需要有关计数器电路的 vhdl 代码的帮助

所以我还在学习VHDL Coding。到目前为止，我已经完成了许多单文件设计。这次我正在做一个需要 Hierachy/Components 的电路。我正在努力为此完成代码。任何帮助

vhdl xilinx hdl vivado edaplayground

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Linux 内核引导错误：保留 fdt 内存区域失败

我正在 Xilinx zcu706 板上工作。我已经开发了 Linux 内核，但是在启动时，我在保留设备树中定义的内存时遇到错误：错误：保留 fdt 内存区域 f...

memory linux-kernel embedded-linux xilinx u-boot

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