Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌
我安装了 Vivado 2016.4 和 Modelsim 2021.3。我的 Vivado 项目包含 Xilinx ip 核。我想在 Modelsim 中对所有东西进行建模。在simulate中选择Modelsim模拟器是没有用的...
使用自定义算法或查找表在 Xilinx Alveo U280 FPGA 上进行 CRC 计算是否更快？
我正在开展一个项目，需要在 Xilinx Alveo U280 FPGA 上实现 CRC（循环冗余校验）。我正在考虑两种 CRC 计算方法，想了解哪一种...
这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率， 输入时钟， 输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...
我想要一个每秒递增的 4 位计数器。但是当我尝试模拟时，我仅在输出中得到 xxxx
这是我的代码： //`时间刻度1ns / 1ps 模块 FourBitLedToggle( 输入分辨率， 输入时钟， 输出[3:0] LED ）； reg [27:0] count;//进行1秒检查 reg clk1s;//1秒时钟...
如何在Vitis/Vivado HLS中实现II=1时的流水线浮点累加？
我正在尝试在 Vivado HLS 中实现浮点累加循环的启动间隔 (II) 为 1 的管道，但我遇到了 II 违规（资源不是我关心的问题，我认为.. .
我正在尝试使用 LUT6 原语在 Xilinx Vivado 中实现和模拟环形振荡器。运行行为模拟时，它运行良好，并且我可以看到信号每 5 ns 切换一次......
我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...
我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...
我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...
我正在研究这个 VHDL 16 位 MIPS 处理器，我遇到了执行单元的一些问题，更具体地说是 ALU 结果。我已经为 ALU 单独创建了一个测试台（其中...
我正在尝试流式传输编码为 h265 的 v4l2src 源，并打开低延迟模式。 以下是我使用的 gstreamer 命令。 gst-launch-1.0 v4l2src 设备=/dev/video0 ！视频/x-raw，格式=NV12，...
如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？
我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 - [Common 17-1293] 路径“D:/Deepan/Text Books/internship/test/test.cache/wt”已经存在，是一个
我正在为正交编码器计数器开发 FSM，将在 Arty A7 35 上使用 --- 这是我的第一个 VHDL 项目，所以如果我遗漏了一些非常基本的东西，我深表歉意。我有一个内部计数
我想在 Xilinx 设备上创建一个将任何 8 位数字除以 3 的原理图，以防万一。 例如，硬件接受两个输入 (111101) 和 (11)，并返回两个 nu...
SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？
我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...
FPGA GPIO 是否有足够的能力以高速率（26Mbps）读取位？如果不行的话有什么办法吗？
我有两个系统，比如说系统A和系统B，所以系统A从物理引脚以26Mbps的速率生成位，我需要用系统B（ZC706 FPGA/任何系统）捕获/读取所有数据...
我正在尝试编写有关 karatsuba 算法的 vhdl 代码，但在以下代码中遇到有关运算符 + 的错误，无法确定精确的重载匹配。如果有人可以帮我解决代码
我在 Verilog 中有一个基于这篇文章的 FIFO 实现：http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO1.pdf 将此 FIFO 用作 CDC FIFO 时，读取侧...
我正在学习SystemVerilog。在编码时，以下 if 语句的综合原理图对我来说没有意义。 模块 ifelseDUT( 输入逻辑 sela、selb、selc、da、db、dc、 输出逻辑双...
我正在尝试运行全加器测试台。当我尝试运行 isim 模拟器时，它显示“正在运行：将原理图转换为 HDL”，然后显示“没有进程正在运行”。它甚至没有打开我...