xilinx 相关问题

Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌

VHDL将互斥或数据作为函数来实现

我正在尝试将简单的代码打包到一个函数中。这是VHDL代码：process（CLK，RST）变量newdata：std_logic_vector（7到0）：=（others =>'0'）;变量tempdata：...

vhdl fpga xilinx modelsim

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7段显示器上数字0000至0099的VHDL代码

我是VHDL的初学者，尝试根据我按的开关在板子（BASYS-3）上写一个从0000到0099的代码。问题是，我需要一个开关来关闭程序，然后...

vhdl xilinx vivado

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尝试使用多个组件，形成组合循环

我创建了每个模块和一个测试台。每个都完全按照模拟器中的规定执行。但是当我尝试合成时，出现错误“ 2170-Unit VgaTest：以下信号形式...

vhdl fpga xilinx hdl

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Xilinx SDK和堆栈大小：如何查看/设置

我怀疑我遇到了堆栈溢出问题。我在Zynq 7020上使用Xilinx SDK，但不能确定。如何确定Xilinx SDK使用的堆栈大小，然后如何...

xilinx

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用于计数重复次数的病毒码

我正在为一种算法编写Verilog代码，但是我遇到一个模块的问题，例如，该模块从上一个模块（每个上升沿clk输入1个）接收10个二进制数（每个1个4位）...

verilog xilinx

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为什么我的VHDL乘法器没有输出？

我正在尝试制作4位乘法器。这是我的顶层设计：这是两个模块：但是，当我尝试对此进行模拟时，没有任何输出。我的测试台：...

vhdl xilinx

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从PS和PL访问Zynq BRAM

我正在尝试将一些数据写入双端口BRAM并从PL读取数据。我从IP目录创建了一个自定义的BRAM，并将其放在包装中，这样我就可以在框图中使用它。 PORTA宽度为32 -...

memory fpga xilinx zynq

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VHDL 不完整。信号不受设计中的任何源引脚驱动]]

我正在尝试在Spartan-3E开发板上编写一个非常简单的程序。我想阅读滑动开关，并使用滑动开关旁边的LED指示哪个开关处于打开位置。...

vhdl xilinx xilinx-ise spartan

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如何正确地递增在其中显示的段通过按下按钮点亮率

我在行为VHDL编程的Xilinx BASYS 3板。我照亮了4倍七段显示器的各个段，使之看起来好像显示有两个旋转的“轮子”。 ...

button vhdl fpga clock xilinx

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如何在Zedboard上检查C ++程序中的时间性能

我在Zedboard上实现了一个C ++代码。它编译和运行完美，但现在我想检查性能，以优化一些功能。我在这里查了一些帖子（...

c++ time fpga xilinx

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无法在verilog中详细说明实例化模块

我正在尝试在Verilog中制作一个4位全加法器。但是，似乎无法实例化fulladder。我也无法追踪错误。 `timescale 1 ns / 1 ps模块Halfadder（input a，...

verilog xilinx

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Zynq + Microblaze通过智能互连共享DDR内存

我在Xilinx Zed板上采用了Zynq和Microblaze的块设计。我希望微型激光器能够访问与PS中的臂式内核共享的DDR内存。我的microblaze使用缓存。那里 ...

fpga xilinx zynq microblaze

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如何从AXI4总线读取大量数据

我正在zybo板上构建一些东西，所以使用Zynq设备。我想从CPU写入主存，并用FPGA读取它，以便将CPU结果写入另一个设备....

vhdl fpga xilinx vivado zynq

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在Xilinx SDK中使用Xil_Out32

在Vivado中，我成功地制作了一个简单的块图来控制Zybo板的LED。我可以看到我的LED的偏移地址是：0x4120 0000，高地址是0x4120 FFFF。现在，当 ...

fpga xilinx zynq vivado

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在Verilog中合成设计时的时序问题

我正在研究基于BCH代码的解码器模块。该设计将在Virtex-7 FPGA上实现。我基本上有三个街区。综合症计算块，错误定位器查找器和错误...

verilog fpga xilinx

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Kintex 7 FPGA上输入时钟的最佳路径

我正在寻找一个不太理想的情况的建议。我继承了一个我们遇到硬件设计问题的项目。我们为芯片生成一个时钟，它将时钟反馈到无时钟-...

vhdl fpga xilinx

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Xilinx ISim中双端口BRAM的原因不明的红X（碰撞？）

我已经阅读了相当多的内容，我无法弄清楚为什么我会使用简单的双端口BRAM IP内核获得Red X（碰撞？）。我认为只有少数情况可以导致这种情况：......

vhdl xilinx modelsim

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tcl文件无法获取通过代码[关闭]设置的环境变量

我使用putenv通过我的代码设置了环境变量。我正在通过tcl文件读取环境变量。看来，在Windows中显示以下错误：无法读取“env（...

c++ linux windows tcl xilinx

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我应该在哪里执行包含#include的代码和xil_printf？

我有代码，我不知道在哪里编译它。我收到的消息没有这样的文件或目录，我包括的特定.h文件。我使用gcc -o main main.c作为命令行来...

c fpga xilinx

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设计流程，为包含配置bitsream和Microblaze软件的Xilinx Spartan-6创建可引导SPI闪存（PROM文件）

我想知道为串行SPI闪存创建PROM文件（.MCS）的正确程序，其中包括FPGA配置比特流和Microblaze处理器使用的软件....

fpga xilinx spi

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