xilinx 相关问题

Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌

Adding headers in Vivado HLS leads to: csim.mk:85: recipe for target 'obj/Compute.o' failed

我有一个 HLS 项目，我试图从 Ubuntu 上的 Vivado HLS 2018.2 转移到 Windows 10 上的 2018.3。它在 2018.2 上通过了 CSIM，但是，2018.3 版本导致以下错误。 csim....

makefile fpga xilinx vivado vivado-hls

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错误：Xilinx 平台 14.7 (Virtex-6-ML605) 中处理器外设教程的部分重新配置

我使用了处理器外围设备的部分重新配置文档 Xilinx 创建示例项目 https://www.xilinx.com/content/dam/xilinx/support/documents/sw_manuals/xilinx14_1/

xilinx xilinx-ise virtex

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如何在 XU7 上启动核心 2 和 3

在 Vitis 2022.2 中，当创建多个应用程序以在 Xilinx XU7 MPSoC 的 4 个 Cortex A53 内核上运行时，我收到消息“无法重置 Cortex-A53 #2。内核已断电”时...

arm64 boot xilinx multicore

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在SystemVerilog中模拟数据的问题

我正在设计 ALU，它有 4 位输入 2 位操作代码，4 位结果输出用于加法或减法操作。和 4 位 ALUflag 输出。我认为我的测试台可能是错误的，因为我没有

verilog system-verilog xilinx vivado test-bench

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xilinx-XDMA 驱动代码测试 — 为什么读取速度这么低

我成功编译了Xilinx官方XDMA驱动代码，我在tools目录下使用了'dma_to_device'和'dma_from_device'。但是，出现了一些问题：我使用了相同大小的测试文件...

c linux linux-kernel xilinx dma

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xilinx petalinux-build 错误：qemu-native-3.0.0-r0 do_compile：oe_runmake 失败

我想为 zynqmp 构建项目 petalinux 并看到两个错误。 1- 错误：任务（虚拟：本机：/home/mfallahnejad/PetaLinux/components/yocto/source/aarch64/layers/core/meta/recipes-support/libgpg ...

xilinx zynq petalinux

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为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

process vhdl fpga status xilinx

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为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

process vhdl fpga status xilinx

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verilog 中的 4 位纹波加法器，用于 nexys2 或任何基于 spartan 的 fpga

我在这方面遇到了麻烦，并发布了一个指向所有寻求帮助的模块的链接。我知道这不是该网站的工作方式，但我确实得到了一些建议，使我能够系统地如此......

verilog xilinx

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在 VHDL 中开发可控时钟分频器

我从 1khz（周期为 1ms）的起始时钟频率开始，并有一个端口变量指定周期的最小步长，它由我的 FPGA 板上的开关控制。对于...

vhdl fpga xilinx

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OpenNIC 中的第二个 CMAC 设备未在 DPDK 中初始化

我正在尝试将 OpenNIC shell 中提供的设备与 DPDK 一起使用。然而按照文档中提到的设置寄存器，只有第一个设备被使用而另一个没有被初始化....

fpga xilinx dpdk

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我需要在我的 .c 函数中调用名为 sines、cosines、tested_angles 和 possible_radius 的数组，但我无法让它工作

作为背景，我正在 Vitis HLS 中实现这段代码。当我尝试打印 possible_radius 和 tested_angle 数组的值时，它总是输出零，我不知道为什么。 // extrafiles.h #包括...

c header-files xilinx vivado-hls

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Verilog 和 Q 因子表示的划分

我目前正在设计一种信号处理算法。我在软件中创建了一个看起来运行良好的模型，现在我正试图将其转换为 verilog。以下是我所做的...

verilog signal-processing fpga xilinx

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无法构建和安装 Xilinx VVAS 3.0

我是 Xilinx VVAS 的新手。我想按照 VVAS 链接在 Ubuntu 18.04.2 上构建和安装 Xilinx VVAS 3.0。我从执行命令 './build_install_vvas.sh TARGET=Edge' 得到的结果表明......

xilinx vitis-ai

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如何使用布局布线在 Xilinx FPGA 上实现两个对称的逆变器链？

我想在 Xilinx FPGA 上实现两个对称的逆变器链。但如果我使用自动布局布局布线，逆变器链的延迟将彼此不同。 V...

simulation fpga xilinx

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在 vhdl 中声明 case 语句的通用方式

如果有人知道我如何以更通用的方式在 vhdl 中声明以下 case 语句，那将是非常有用的。这里 currentRdLineBuffer 和 lineBuffRdData 有 4 个元素，在 futu ...

generics switch-statement case vhdl xilinx

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如何对 Alveo X3522 智能网卡进行编程，让板载 FPGA 通过网卡访问网络？

x3522 真的很新，示例等资源太少了，不像 alveo u50 u250。有谁知道我如何将 FPGA 与 alveo x3522 上的网络接口逻辑连接到

fpga xilinx vivado vivado-hls openonload

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高效地从通用型vhdl中导出参数。

我的实体上有两个属性：clk_freq, io_delay: integer 由此，我想计算io_delay所需的周期数，单位是ms。我还想把这个计数器的值存储在一个...

vhdl fpga xilinx vivado ghdl

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在verilog上模拟数据时遇到了麻烦。

我做了一个新的问题表，以了解更多细节。我正在使用理想的SRAM和CPU设计一些数据总线系统的代码。我想写内存mem[0] -> IR，读内存IR -> mem[1]，最后......。

verilog xilinx

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为什么我的内核模块Makefile在内核4.14下能建立一个.ko，而不是5.6？

我有一个Makefile，是按照这个例子做的：交叉编译内核模块，我从一个旧的Xilinx源码建立了一个4.14的Linux内核，然后用这个脚本建立了一个内核外的模块，指向 ...

makefile linux-kernel kernel-module xilinx

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