xilinx 相关问题

Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌

vitis-tool-gpu docker容器中缺少库

我仅使用CPU和Conda使用了Vitis泊坞窗工具容器；但是，当我想将GPU版本用于docker时，出现以下错误。我尝试构建环境...

xilinx

回答 1 投票 0

如何在xilinx葡萄中添加python

[我已经在vivado中实现了Zynq ZCU102板，并且我想在VITIS中使用最终的“ .XSA”文件，但是在创建新平台后，其语言为C和C ++，在文档中被告知...

python fpga xilinx

回答 1 投票 1

在Verilog中推断出真正的双端口RAM（与Xilinx和Intel兼容）

我试图编写自己的真正双端口内存模块，希望它可以推断为BRAM：模块dp_async_ram（clk，rst，rd0，rd1，wr0，wr1，in1，in0，out1，out0，addr0，addr1 ）;参数DEPTH = ...

verilog fpga xilinx intel-fpga

回答 1 投票 0

如何从Xilinx驱动DDS编译器IP内核

我完成了AntonPotočniks的红色pitaya板入门指南，现在我能够将SoC上运行的linux计算机的命令发送到其FPGA逻辑。我想进一步修改...

fpga xilinx vivado soc redpitaya

回答 1 投票 0

减少在AlexNet上实现FPGA的RAM使用量

我正在研究一个用alexnet（有点浅的cnn）实现的智能嵌入式系统，同时在colab上训练我的模型时，我意识到RAM的使用量约为10 GB。 FPGA支持吗？...

python neural-network fpga xilinx

回答 1 投票 0

将灵敏度列表中的信号合成到缓冲器吗？

我正在用Verilog编写一个简单的D型触发器，并查看其合成的内容。这就是我所拥有的：模块d_flip_flop（输入d，输入clr，输入clk，输入ce，输出...

verilog fpga xilinx hdl vivado

回答 1 投票 1

无法找到C：\ Xilinx \ xic \ bin \ xic.bat

我使用Xilinx为一个大学项目安装了Vivado，但是在卸载它之后，我无法摆脱每次启动笔记本电脑时都会弹出的错误。是否有人在此...

xilinx vivado

回答 1 投票 1

如何将AXI流与TDEST复用？

在Xilinx Vivado中，我想通过“ AXI虚拟FIFO控制器”缓冲8个独立的AXI流。据我了解，首先必须使用“ ...

fpga xilinx vivado axi4-stream

回答 1 投票 0

是否有一种方法可以将设计参数从定制IP传递到软件

我有一个带有设计参数的自定义IP。它们是从IP公开的，因此在模块设计中使用IP时，我可以自定义它们。我希望能够在固件中使用这些参数...

xilinx vivado

回答 1 投票 1

Python和UIO设备：为什么mmap.read（）起作用而os.read（）失败？

内核版本：4.19 Python版本：3.5.6平台：Xilinx Ultrascale + Zynq我正在开发一些可以读取和写入UIO设备的python代码。我找到了一种可行的方法，一种失败的方法...

python python-3.x linux-device-driver xilinx

回答 1 投票 1

无法从自定义AXI外设寄存器读取数据

我正在使用Zynq板，其中创建了自定义AXI 4 lite从属外围设备，然后从IP存储库中添加了该外围设备。并在vivado中创建了可综合的自定义IP（正弦波IP），并...

c fpga xilinx vivado zynq

回答 1 投票 0

VHDL中单精度浮点数的三角函数

如何计算三角函数：VHDL中的反正切，反正弦或至少正弦和余弦？我有一个IEEE 754单精度浮点格式的值（例如，符号，尾数，...

floating-point vhdl trigonometry fpga xilinx

回答 2 投票 0

SysFs接口。我无法在Xilinx的板上（Zybo等）导出gpio引脚]]

使用这里描述的编译的linux-kernel，我正在尝试按照以下Wiki进行LED闪烁：Linux GPIO Driver。我正在与Xilinx的Zybo董事会合作。我启用了内核选项：...

linux kernel xilinx gpio zynq

回答 1 投票 2

在Xilinx FPGA上使用BRAM转换顺序数据

我正在编程Zynq 7010 SoC。它包含一个FPGA和2个ARM内核。板上也有ADC和DAC。我的意图是将一些电压响应f（x）采样到一个数组中，并获得其反函数...

verilog fpga xilinx vivado

回答 1 投票 0

变更单分析设计文件通过Vivado HLS 2019提交了我的项目

我正在使用xlininx的vivado xls创建顶级功能。在我的项目中，有5个文件：P434.c util.c sidh.c fpx.c crypt.c当我运行C Synthesys时，对文件的分析开始于...

c xilinx vivado synthesis vivado-hls

回答 1 投票 0

RedPitaya你好世界挂板

我为RedPitaya FPGA测试了一个简单的“ hello world”应用程序：RedPitayaHelloWorldVHDL。它需要一个来自PACKAGE_PIN U18和U19的时钟，按频率分配它以接收1Hz，并输出计数器到...

embedded-linux fpga xilinx vivado redpitaya

回答 1 投票 0

Zynq 7020：无法读取某些内存

我有一个Zynq 7020芯片，该芯片上附有250 MB的DDR内存，并处于ECC模式（因此有效为125 MB）。它连接到NAND闪存，并具有一系列引导加载程序，这些引导加载程序最终会加载...

xilinx zynq

回答 1 投票 0

[来自自己实体的VHDL阵列

是否可以声明包含自己的实体的数组？我正在尝试获取16个寄存器（4位地址），并希望使用数组访问它们。我有一个“注册”实体和一个注册-...

vhdl xilinx hdl vivado

回答 1 投票 0

Vivado可以处理用户定义的物理类型吗？

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库。现在我想移植我的ISE 14.7项目，该项目使用这些库到Vivado ...

vhdl fpga xilinx synthesis vivado

回答 2 投票 0

FF / Latch由于参数的考虑值为0

我正在构建UART RX，并且希望使其能够在合成时配置，无论是否接收到奇偶校验位：module uart_rx＃（参数EXPECT_PARITY_BIT = 0，参数CLK_PER_BAUD = ...

verilog xilinx

回答 1 投票 0

xilinx 相关问题

最新问题