xilinx 相关问题

我正在 Avleo u200 中测试 DPDK TestPMD 应用程序。我正在执行以下命令 dpdk-20.11]$ sudo /home/admin/SmartNIC/dpdk-20.11/usertools/dpdk-devbind.py -b vfio-pci 08:00.0 08:00.1 dpdk-20.1...

ethernet xilinx dpdk pci vfio

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vivado 综合过程中“case item is unreachable”

`时间尺度1ns/1ps 模块液晶控制（输入时钟，输入复位，输入产品1，输入产品2，输入产品3，输入产品4，输入disp_up，输入disp_down，输入配置...

verilog fpga xilinx hdl vivado

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我是VHDL的初学者。我正在尝试声明一个包以添加 2 个 4 位 STD_LOGIC_VECTOR 并返回 4 位 STD_LOGIC_VECTOR 结果和 1 位进位

我正在使用 Xilinx ISE 工具。接下来的步骤：- 在 Xilinx ISE 中创建了一个项目。添加了 VHDL 包作为源。编写代码来声明包以添加两个 4 位 STD_LOGIC_VECTOR 并返回...

vhdl fpga xilinx hdl subproject

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如何向bram写入数据以及从bram读取数据？

我试图了解在某些控制情况下BRAM存储器中的写入和读取是如何发生的。请告诉我我的代码中是否存在任何概念错误：模块 bram_dual(wrt...

verilog system-verilog fpga ram xilinx

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如何向bram写入数据以及从bram读取数据？

我只是想了解在某种控制情况下，布拉姆记忆中的写作和阅读是如何发生的。请观察我的代码并告诉我是否有任何概念错误......

memory verilog fpga ram xilinx

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在 Microblaze 应用程序中连接到 JTAG UART - 将 stdio 重定向到 jtag_uart？

我在 Xilinx FPGA 中进行了一项远程设计，并且只有 JTAG 连接。 Microblaze 调试模块 IP 中有一项功能可以让用户启用 jtag uart。在 BSP 中有一个设置...

debugging uart xilinx jtag microblaze

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为什么在综合过程中会出现Inferred Latch错误？

我想我已经写了 switch 和 if 的所有情况，但我不明白为什么在综合过程中会出现以下消息。在此输入图像描述该模块执行

verilog fpga xilinx hdl vivado

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AXI-ACE 协议的粒度是多少？

我正在开发一个嵌入式 FPGA-CPU 系统（Xilinx Ultrascale+ Zynq 板），该系统具有缓存一致性 CPU 和可选的一致性 FPGA。 FPGA 使用 AXI4 协议，具有额外的能力...

protocols fpga xilinx amba

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发现未分配的位（vivado）

我在 Vivado 中遇到 ASSIGN-9 linting 违规，并且想摆脱它。我有一个存在此错误的复杂模块，但我能够编写一个简单的可重现示例来很好地显示它

verilog xilinx vivado

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限制 Verilog 参数

我正在编写一个简单的Verilog模块，需要对其参数值进行限制。我的意思是只允许将某些值分配给通用参数。我知道这可以...

verilog system-verilog fpga xilinx

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初始化结构数组时，变量不支持 Vitis HLS 指针到指针

我正在尝试制作一个可通过 Vitis HLS 合成为硬件描述的状态机。我收到错误 ERROR: [HLS 214-134] in function 'kernel1(char*, int)': Pointer to point...

c fpga xilinx register-transfer-level vivado-hls

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我的vivado2021.2没有“xczu15eg”设备，如何添加该设备？

我使用vivado 2021.2创建项目，但没有找到设备“xczu15eg”，我点击“帮助”中的“添加设备”选项，但没有找到所需的设备。 xczu...

fpga xilinx vivado

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生成 Verilog 块

我有这个 verilog 代码，它可以按照预期工作，并且可以在 Xilinx 上进行综合，没有任何问题，并且可以作为 Spartan 7 (Arty S-7 FPGA) 上更大系统的一部分按预期运行。但我不得不努力...

verilog xilinx

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如何调整`ap_uint`类型以便它可以在联合中使用？

#ifndef _ENTRY #定义_ENTRY #包括 #include“ap_int.h” 结构US0 { ap_uint<1> 标签；联盟{ 结构体{ ap_uint<2l> v0; } ...

c++ fpga xilinx

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Vitis PetaLinux 构建在构建应用程序项目时无法获取所需文件

我想为我的 Ultra96v2 构建 PetaLinux 映像。我一直遵循本指南，直到在 Vitis 中构建我的应用程序项目。它看起来很有希望，但在为我的

makefile boot xilinx petalinux vitis-ai

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