xilinx 相关问题

如何添加Linux内核驱动模块作为Buildroot包？

我目前正在为 Xilinx 的 Zybo 开发板构建嵌入式 Linux。为此，我使用 Buildroot。现在我想添加一个用 C 编写的驱动程序，用户程序可以使用它来写入某些特定...

如何在XILINX FPGA (Artix-7)上实现HDMI直通

我想在配备 Artix-7 FPGA 和 HDMI 接收/源端口的 Nexys 视频板上实现我自己的 HDMI 直通。我的设置是：PC HDMI 端口连接到接收器端口，同时 LED 显示器...

为什么我用 VHDL 编写的 Mealy FSM 最后会卡在错误的状态？

我正在制作一台饮料自动售货机，其输入为：clk、reset、leu1（1个货币）、lei5（5个货币）、10lei（10个货币）、3个产品输入：product_3lei（花费3个货币） ），product_5lei...

Xilinx Vivado 2019.2 - Vitis - package_project - 错误：[常见 17-161] 为“对象”指定的选项值“无效”

我正在使用 Ubuntu 16.04、Xilinx Vitis（带有 Vivado 2019.2），以便从综合生成 xclbin 文件等。 我创建了一个 Vitis 然后是 Vivado“空应用程序”项目，满足我的 4x 需求...

Petalinux 2021.1 无法识别 ZCU106 的机器名称

我正在尝试为ZCU106开发板创建和配置Petalinux项目。项目创建成功。一般配置也不会提示任何警告。但是，...

Xilinx 上的 C lanc 中的 NEC 红外传输协议

我需要使用 Xilinx FPGA 上的 GPIO 引脚捕获和解码红外信号（使用 NEC 红外协议），并在控制台上显示信号的内容。我收到地址上的信号

ISE iMPACT 获取 JTAG 链时出错

我正在尝试对TE 0720-01的ARM处理器进行编程，该处理器连接到载板TE 0701-03。我一直遵循本网站“Xilinx Zynq (

如何在FPGA中存储图像以进行实时视频处理？

我正在实施一个来自 HDMI 输入的实时视频处理项目。视频输入将具有绿色背景，该背景将被

如何解决“找到多个初始化脚本（元开放嵌入与狭隘）。通过删除其中一个存储库来解决歧义”而不删除一个存储库

这里还有另一个非常相似的问题，但没有答案，所以我还是尝试一下 我使用 Kas 4.5 来设置 yocto 构建 我需要元赛灵思，它需要开放嵌入式元层 https://层。

Vivado 项目文件中哪些文件要签入 git？

我有一个 vivado 项目目录，我想将其签入 git。 我的所有 VHDL 源文件都位于“../hdl/”下“vivado 项目”目录的上一级目录中。 我的猜测是我只需要...

Xilinx 的 ALPR 提供商

我正在考虑做一些 ALPR（自动车牌识别）项目，我发现一些 ALPR 提供商支持 Raspherry Pi 和 Jetson 设备。有支持Xilinx的吗

ZYNQ-7000 上的 Armv7 MMU 未启动虚拟化

简介 我一直在尝试评估包含 2 个 A9-Cortex 处理器的 Xilinx zynq7000 soc 的 MMU 功能。 首先我尝试使用 xil_mmu.h 库，但是在 r...

Vivado Synthesis 挂在 Jenkins 生成的 Docker 容器中

我正在尝试将大型 FPGA 构建移至 Jenkins CI 环境中，但当在 Jenkins 生成的 Docker 容器中运行时，构建会在综合结束时挂起。 我尝试复制...

Xilinx Vivado 2023 IP 模块设计问题：无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出

我使用的是 Vivado 2023.1，我无法将 RTL 模块的输出连接到连接到 LED 的 AXI GPIO 输出。请看一下附件。 RTL 如下 模块

如何在VHDL中强制使用block ram而不是LUT？

xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位） 虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...

事件控制中的时钟不明确

我想从输入时钟clk_in生成一个慢速时钟，但它显示以下错误： 事件控制中的模糊时钟 模块 clk_div_h(rst, clk_in, clk_div); 输入rst，clk_in； 欧...

事件控制中的时钟不明确

我在xilinx vivado中写了这样的verilog代码： 模块a（输入clk，输入clk1，输出reg [4:0] acc） 最初的 开始 acc = 5'd0; 结尾 始终@（posege clk或posege clk1） 开始 ACC <= acc+1; end

任务应该如何使用？

我决定使用verilog任务功能来编写通用且可读的代码，但我遇到了麻烦。 当我用 Task 编写和调用它时，它看不到电路的输出，它只写......

如何处理Async FIFO中的读取延迟？

我在我的项目中使用 Xilinx FIFO 生成器核心。我有一个模块，比如 M1，它向我正在使用的 fifo 发出 fifo_rd_en 信号。然而，fifo 的读取延迟为 2 个时钟周期。如何

在哪里强制 xilinx ISE 使用 block-ram？

我合成了一个小设备来测试 block-ram 推理。 我收到 XST 发来的消息： 小 RAM 将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源...