xilinx 相关问题

Xilinx是现场可编程门阵列（FPGA）和CPLD（复杂可编程逻辑器件）的主要品牌

xilinx vivado：从tcl中读取组件.xml文件到项目中。

假设我的一个vivado项目设置如下：创建一个区块设计实例化一些IP核，然后把它们连在一起导出区块设计中的IO，点击区块...

vhdl verilog xilinx vivado

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使用UartLite的不同长度的多字节UART消息。

我有一个使用XUartLite的Arty板与我的笔记本电脑通信。我想接收不同长度的多字节信息。第二个字节包含消息类型，然后我可以确定如何......

c++ embedded uart xilinx

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无法在合成后运行vivado

我正在尝试进行后期综合功能仿真。当我为行为模拟运行代码时，我得到了输出，一切运行正常。但是，当我运行后期合成时，我得到以下信息...

vhdl simulation fpga xilinx vivado

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包含带有自动生成的makefile的C头文件的问题

我已经开始在基于Eclipse的Xilinx Vitis IDE中开发C语言软件。我的项目组织如下：-应用程序-驱动程序-驱动程序-Adc -Pwm -Pwm.c -Pwm ....

c makefile xilinx xilinx-edk

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我们可以将一根电线分配给另一根电线吗？ [关闭]

verilog fpga instantiation xilinx xilinx-ise

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使用TCL脚本创建.bif文件

我正在尝试使用TCL脚本创建启动映像。如果我通过SDK手动创建fsblTest.bif文件，则可以创建。我想用TCL创建汽车。如何使用TCL创建.bif文件？我的代码； ...

sdk tcl xilinx vivado

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Vitis IDE无效参数

我正在尝试在xsct控制台上使用TCL脚本创建启动映像。但是越来越错误。我找不到我犯错的地方。在Xilinx的文档和其他论坛中找不到任何结果。 ...

sdk tcl xilinx vivado

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VHDL：按钮反跳（或视情况而定，不反跳）

我已经阅读了其他文章，但似乎无法解决我的问题。我是VHDL的新手，所以我确定这是一个简单的修复。简而言之，该按钮不会抖动。代码进行编译并生成位流程序。在...

vhdl fpga xilinx vivado debounce

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出现意外波形，正在设计CPU

在此处输入图像描述，我正在尝试设计CPU和SRAM之间的读写周期。初始内存值为mem（0）= 000f，mem（1）= 000e。我想按5cycles周期设计...

verilog xilinx

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Xilinx中超出了非静态环路限制

我在VHDL中有此代码：IEEE图书馆；使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;使用ieee.NUMERIC_STD.all;实体Div是Port（Ain：STD_LOGIC_VECTOR（6到0）; ...

vhdl xilinx

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Xilinx Zynq外设驱动程序

我已经开始开发Xilinx的ZYNQ 7020 SoC软件。我已经完成了一些教程，并且发现我每当在PL中使用一些预定义的块时（例如GPIO ...

driver xilinx zynq

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VHDL未连接警告，四位密码锁

我正在做一个项目，但我没有弄清楚。我只是看不到我在做什么错。任何建议都将受到高度赞赏。该项目在VHDL中，大约为4位...

vhdl fpga xilinx xilinx-ise

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为什么vivado 2017.4在这里显示错误？

我的代码是：module circuilar_fifo; localparam B = 3，W = 2;输入线clk，reset，wr，rd;输入线[B-1：0] wr_data;输出线[B-1：0] rd_data;输出线满，空；这不是正确的...之一吗？] >>

verilog xilinx vivado vlsi iverilog

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Fpga mig7 ddr3读取缓慢

我想从ddr3内存中读取数据，读取效果很好，但是速度很慢。在app_rd_data_valid中设置1大约需要24个时钟周期。 ila屏幕快照在这里输入图像描述my mig7 ...

fpga xilinx

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我无法在VHDL中为我的输出分配值

我对VHDL感到很愚蠢，实际上，我完全讨厌这种语言，并且只使用它是因为由于一个项目我不得不这样做，并且在陈述时遇到麻烦。基本上，我是...

vhdl fpga xilinx

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Xilinx：通过UART将数据发送到ZedBoard

我正在使用ZedBoard，它具有Zynq-7000全可编程SoC。我正在尝试提供的示例之一（可以从Xilinx SDK导入），它称为xuartps_intr_example.c。此文件包含一个...

terminal xilinx uart zynq

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导致非法左值的零件选择

我下面有一个实现LSFR的Verilog项目。当前，该代码在Xilinx ISE 14.6中无法正确编译。出现错误：ERROR：HDLCompilers：108-“ top.v”第70行...

verilog xilinx

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优化FPGA设计的建议

我需要找出该FPGA设计的优化方案。我有一些想法，我想知道它们对我的设计来说是否合理。我也想问问是否有人有任何其他想法可以改善...

matlab fpga xilinx

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将Xilinx_Out32用于特定的半字节组

是否存在Xilinx内部函数，该函数可以允许设置/复位特定的半字节组件，而不会干扰给定的32位AXI-lite存储器映射的32位数据宽度中的其他半字节。例如：...

xilinx

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PYNQ-Z1：如何使用基本叠加将视频从HDMI输入传输到HDMI输出？

我正在尝试使用内置的基本叠加层从PYNQ-Z1板的HDMI输入捕获视频，并将其流传输到HDMI输出。下面是我使用的代码：从pynq.overlays.base import BaseOverlay ...

python video-streaming xilinx hdmi zynq

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