我在systemverilog设计文件中编译了愚蠢的函数f(a,b,c) = sum minterms(0,4,5) 网表 RTL 查看器向我展示了一个奇怪的门示意图 ~a&~b&~c + (a&~b)&c + (a&~b)&c 而不是显示适当的简化门原理图 ~b&~c + a&~b。我不知道为什么会出现这种奇怪的过于复杂的结果。我承认我才刚刚开始，但在阅读这本书时我感到沮丧，结果看起来根本不像预期的那样。 （顺便说一句，这本书是哈里斯和哈里斯的《数字设计和计算机体系结构》）。
FPGA 综合的工作是将逻辑映射到器件逻辑单元，器件逻辑单元通常由几个 4-6 变量查找表和相应的触发器组成。 您已将 RTL 编写为门，并且正在查看针对逻辑单元的门。
该工具并非旨在渲染干净的门级优化（如 K-map 输出）以供查看。所显示的内容可能看起来与原理图有所不同；它是您在 RTL 中建模的内容的后映射表示。
该工具将使用目标硬件中可用的原语来优化表示。
FPGA 不是门的海洋。