verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

我试图在ISE中为virtex 6合成任何简单项目。当我生成综合报告时，没有计算最小周期

我在virtex 6中运行xilinx 14,1的项目。我生成了综合报告。虽然查看我找不到最短期限..请帮忙？速度等级：-3最小周期：未找到路径最小值...

verilog fpga xilinx spartan virtex

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当信号是4位线时，4 {signal}意味着什么？

{4 {update}}在这样的陈述中是什么意思：wire [3：0]更新; assign signal = {4 {update}}＆anothersignal;

verilog

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SystemVerilog中未压缩数组元素的单独绑定

在可综合的SystemC中，我可以单独绑定端口向量的每个元素：SC_MODULE（子模块）{sc_vector > SC_NAMED（in_vec，3）; }; SC_MODULE（上）{...

verilog system-verilog

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关于总是阻止在verilog中实现ARM cpu

我正在尝试在verilog的ARM CPU中实现寄存器文件。我对verilog很新，所以我遇到了麻烦。我想让寄存器文件保存在它的第15个寄存器中，值为PC + 8并且...

arm verilog cpu

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Verilog中的I2C从模块不承认

我在Verilog中编写了这个I2C从模块：模块I2CSlave（输入iSCL，输入iI2C_CLK，输入bSDA，输出reg [7：0] odata，输出reg oread，输出线oactive）; reg incycle = 1'b0; reg pSDA; ...

verilog i2c

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为什么非法引用网络“portA”

为什么我收到此错误？当我尝试为inout导线分配值时。我该如何解决这个问题？模块测试（portA，enable，InNotOut）输入使能，InNotOut; inout portA;总是@（启用）......

verilog system-verilog

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verilog生成循环出错：无法绑定wire / reg / memory

我正在构建基于行加法器树（二叉树）架构和修改的baugh-wooley算法的带符号乘法器verilog代码。但是，当我...时，我面临生成循环的问题如下

time-complexity binary-tree verilog fpga multiplication

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如何获得具有相似名称的层次结构信号？

假设在我的测试平台上，我有以下信号top.module0.expect top.module1.expect yes，我们现在使用相同的模块实例化module0 / 1，在函数get_expect_sig（int module_idx）中（module_idx ...

verilog system-verilog

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我怎样才能计算出位/字节大小？

我对位/字节感到困惑。我知道8bit等于1byte。然后，在Verilog中，如果输入被定义为输入[31：0]开始;输入[31：0]结束;这些的位大小和字节大小是多少？ ...

verilog

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“if”如何与verilog中的寄存器一起使用？

a = reg [3：0]。 “a”的值是什么值：“if（a）”？寄存器a的哪个单元以先前的格式进行“if”检查？是仅为a = 0000返回0还是其他值为...

if-statement verilog

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在Verilog中查找二维数组中的列

我有以下代码：`timescale 1ns / 1ps /////////////////////////////////////// ////////////////////////////////////////// //公司：//工程师：// //创建日期：04/07/2019 01:20:06 ...

verilog fpga

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如何在FPGA中的Verilog中找到2个脉冲之间的中间点？

我试图在视频流中找到hsync脉冲之间的中点。在hsync脉冲之间有许多“像素时钟”。如何在两个中点之间准确地获得脉冲或信号......

verilog fpga hdmi

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使用管道将信息从系统verilog Testbench传递到C ++程序

我希望能够通过管道将System Verilog testbench中的信息传递给c ++程序。有没有办法实现这一点。

verilog system-verilog modelsim

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