verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

我是初学者，我想使用generate块编写一个ripple-carry-adder。所以我编写了以下模块：module ripple_carry_adder（ia，ib，ci，so，co）;参数N = 32;输入[N-1：0] ......

verilog

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输入/输出需要在哪里？

我在较旧的考试示例中看到了这段代码：module cnt512（输入clk，R，E，输出reg [8：0] q）;这是一个有效的语法吗？我知道这些是有效的：模块cnt512（clk，R，E，q）;输入clk;输入R; ...

syntax verilog

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如何在Verilog中重用多个always块

以下是始终阻止代码。我需要有相同的代码11次，具有相同的功能，但在不同的变量。那么我该如何重用代码呢？总是@（posedge tconClk或negedge tconRst_n）......

verilog

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减少运算符无法正常工作

我有一个FSM设计，使用计数器在特定状态内计数并保持在那里直到表达式和counteryield为TRUE，但是当它完成时（得到1111 ... 111 - 通过...检查

verilog counter system-verilog hdl fsm

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使用System-Verilog进行串行测试和断言

我有一个verilog模块的串行输出，我想使用system-verilog来测试testbench。输出，称为'SO'将输出类似8'hC6的东西，给定正确的串行输入'SI'，其值为......

testing verilog system-verilog verification system-verilog-assertions

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将模块名称作为参数传递

我想为我正在编写的一堆模块创建这个通用包装器。包装器应该能够将这些模块连接到不同类型的NoC而无需更改...

hardware verilog system-verilog register-transfer-level

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@posedge clk无法正常工作

我正在学习Verilog并且我正在实现一个半加法器，它应该只在时钟的上升沿到来时改变其输出，但结果随输入而变化，而不是时钟。这是代码......

verilog clock

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在verilog中声明的导线问题会生成块

在生成块中，我有多个if语句。当我在第一个if语句中声明一个连接时 - 我不能在其他if语句中使用它看到我的模块的以下详细说明：...

declaration verilog

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如何在systemverilog中获取值数组作为plusargs？

如何在systemverilog中将值数组作为参数获取，我的要求是我需要从命令行获取一个未定义大小的命令数组，以及如何将这些参数传递给数组/ ...

command-line-arguments verilog system-verilog

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SystemVerilog为生成的块分配值

所以我使用了generate语句在我一直在研究的测试平台上制作一些振荡器。我还有一个名为OSC_PER的实数数组，其中数组中的每个元素都是ns中的句点...

verilog system-verilog verification

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使用scansion查看波形

注意：如果有更好的地方让我问这个，请告诉我！我已经广泛搜索并且无法找到答案我正在尝试使用...来查看简单计数器/ sin LUT的输出

command-line verilog waveform icarus

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使用Verilog VPI在模拟器中提前时间

我想使用VPI编写一个Verilog任务来对接口进行bit-bang;但是，我无法弄清楚如何从VPI任务推进仿真时间。我目前正在使用Mentor Graphics Questa ......

testing verilog verification

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将矢量转换为数组

我有一个这样的矢量[N：0] Vector [M：0];我想将它转换为大小为M * N的数组。伪代码可以是：Array = {Vector [M]，Vector [M-1]，Vector [M-2]，...，Vector [0]}所以我想......

verilog fpga

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verilog中的模数运算符范围

Verilog中％运算符的范围是多少？在C中，我知道如果我写了数字％10，那么输出在0到9之间。但我尝试在Verilog中得到的结果是在-9和9之间？这是为什么？输入代码......

random operators verilog

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比如c中的#if，如果在verilog中那么

如何将宏与Verilog中的常量进行比较？下面的代码给出错误。模块顶部; `定义A 10`if（`A == 10）初始$ display（“10”）; `else initial $ display（“11”）; `endif ...

verilog system-verilog

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SystemVerilog程序块与传统的测试平台

是否存在程序块提供的SV的任何功能，这些功能无法与其他方法重复使用？这个问题不太具体的版本是：我应该为程序块而烦恼......

unit-testing testing verilog system-verilog

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在Verilog程序中使用连续赋值？

在Verilog程序中使用连续赋值是否可能和/或有用？例如，是否有任何理由将赋值放在always块中？比如这......

verilog fpga system-verilog

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IEEE已弃用tf_nodeinfo

我想使用多年前使用PLI 1.0开发的PLI例程。之前工作得很好。但是当我尝试使用更新版本的ModelSim Verilog模拟器时，我得到了以下内容......

verilog modelsim ieee

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SystemVerilog Verilog中的unarray移位运算符？

我在SystemVerilog sim中遇到了这一行，我用Google搜索了但我不确定它在做什么：data_w = {>> 32 {{>> {data}}}};任何澄清将非常感谢！ ...

verilog system-verilog

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Verilog：案例结构中许多案例的语法更好

我在Verilog有一个大约95个案例的案例结构。 case（address）5'd0：header_buffer [7：0] <= writedata; 5'd1：header_buffer [15：8] <= writedata; ...

syntax case verilog

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