如何用vcs编译并运行单个verilog文件？

Question

如何使用 Synopsys 的 vcs 模拟器编译并运行单个 verilog/systemverilog 文件？

（参见 https://www.synopsys.com/verification/simulation/vcs.html）

Answer 1

要使用 VCS 编译 Verilog/SystemVerilog 文件，请使用：

vcs -full64 -sverilog file.sv

然后，运行模拟：

./simv