我遇到混合端口连接问题 有人可以帮助我吗
我试图将以前的模块实例化到新模块中
.data_out(level1_1_out)、.data_in(data_in1)、.Cx(Cx1)、.clk(clk) 和 .data_out(level1_2_out)、.Data_In(data_in2)、.Cx(Cx2)、.clk(clk) .Sum(data_out), .A(level1_1_out), .B(level1_2_out)
Verilog 区分大小写。
您的代码以不一致的方式使用混合大小写名称。例如，您有一个名为 data_out 的端口和另一个名为 Data_in 的端口。这些名称很容易出错（因为大小写不一致）。如果实例上的名称与相应模块上的名称不完全匹配，则会产生编译错误。
我建议使用一致且可预测的命名风格。例如，端口名称全部使用小写。