为UVM后门访问添加自定义延迟

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我有两个以锁步方式运行的DUT实例,一个比另一个运行T周期。我知道我可以使用reg_block.add_hdl_path添加多个路径,以便对两个实例进行后门访问。但是,我想反映执行后门写入时的实际循环延迟行为,即第二个实例在第一个实例获取后获得新值T个循环。有办法吗?我能找到的唯一提示是uvm_reg_backdoor,但我不确定这对我有什么帮助。

system-verilog uvm
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后门访问的全部要点,零延迟。您需要按所需的周期数延迟发出后门写命令。

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