VHDL中的变量使用

Question

我在VHDL中看了一些代码，看到这个例子。

  signal     count : integer range 0 to width;
begin
  process(clk, rst)
    variable temp  : integer range 0 to width;
begin
          temp := count + 1;
          count <= temp;
end process;

计数信号在这里有什么用？为什么不能用变量呢？

Answer 1

变量是进程的局部，而信号是用来在进程之间进行通信的。

所以你宁可不要变量，在进程中只要有。

count <= count + 1;