关于verilog代码的问题{128 - 32{1'b0} }

Question

我正在使用使用 GTH 示例 verilog 代码的 PHY。

示例代码中有一个赋值语句。

{128-P_TX_USER_DATA_WIDTH{1'b0}}

如果

P_TX_USER_DATA_WIDTH = 32

，上面的代码就变成了

{128 - 32{1'b0}}

。

是

96'b0

的意思吗？

Answer 1

始终从模拟开始。

module tb;
    parameter P_TX_USER_DATA_WIDTH = 32;
    initial begin
        $display({128-P_TX_USER_DATA_WIDTH{1'b0}});
        $display($bits({128-P_TX_USER_DATA_WIDTH{1'b0}}));
    end
endmodule

输出：

                        0
     96

这表明表达式的计算结果为 0。

它还表明，在这种情况下，有 96 位 0。