启动序列时限制交易类型

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我想在供应商提供的 VIP 的定序器上启动内置 UVM 序列并约束生成项目的类型。问题是定序器生成一个具有子类的类类型,我想将生成的项目类型设置为子类而不是父类。这是一个简短的例子:

uvm_reg_single_bit_bash_seq single_reg_bit_bash_seq;

single_reg_bit_bash_seq = uvm_reg_single_bit_bash_seq::type_id::create("single_reg_bit_bash_seq");

< constraints if needed>

single_reg_bit_bash_seq.start(VIP的排序器);

当我在最后一行启动它时,我想将生成的事务限制为给定类型。

我尝试将定序器声明为局部变量,将其设置为 VIP 定序器并使用局部变量,但没有成功。

system-verilog uvm
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我认为您的环境中缺少 RAL 适配器。需要将reg交易转换为bus交易。

您可以通过下面的链接并获取示例。 https://verificationguide.com/uvm-ral/uvm-ral-adapter/

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